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参数资料
| 型号： | MC68711E20CFUE4 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 5/138页 |
| 文件大小： | 0K |
| 描述： | IC MCU 8BIT 64-QFP |
| 标准包装： | 84 |
| 系列： | HC11 |
| 核心处理器： | HC11 |
| 芯体尺寸： | 8-位 |
| 速度： | 4MHz |
| 连通性： | SCI，SPI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 38 |
| 程序存储器容量： | 20KB（20K x 8） |
| 程序存储器类型： | OTP |
| EEPROM 大小： | 512 x 8 |
| RAM 容量： | 768 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 数据转换器： | A/D 8x8b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 64-QFP |
| 包装： | 托盘 |
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Programmable Timer
MC68HC711D3 Data Sheet, Rev. 2.1
102
Freescale Semiconductor
8.7.1 Pulse Accumulator Control Register
Four of the pulse accumulator control register (PACTL) bits control an 8-bit pulse accumulator system.
Another bit enables either the OC5 function or the IC4 function, while two other bits select the rate for the
real-time interrupt system.
DDRA7 — Data Direction Control for Port A Bit 7
The pulse accumulator uses port A bit 7 as the PAI input, but the pin can also be used as
general-purpose I/O or as an output compare.
NOTE
Even when port A bit 7 is configured as an output, the pin still drives the
input to the pulse accumulator.
Refer to Chapter 5 Input/Output (I/O) Ports for more information.
PAEN — Pulse Accumulator System Enable Bit
0 = Pulse accumulator disabled
1 = Pulse accumulator enabled
PAMOD — Pulse Accumulator Mode Bit
0 = Event counter
1 = Gated time accumulation
PEDGE — Pulse Accumulator Edge Control Bit
This bit has different meanings depending on the state of the PAMOD bit, as shown in Table 8-8.
DDRA3 — Data Direction Register for Port A Bit 3
Refer to Chapter 5 Input/Output (I/O) Ports.
I4/O5 — Input Capture 4/Output Compare 5 Bit
Refer to 8.3 Input Capture.
RTR1 and RTR0 — RTI Interrupt Rate Select Bits
Refer to 8.5 Real-Time Interrupt.
Address:
$0026
Bit 7
654321
Bit 0
Read:
DDRA7
PAEN
PAMOD
PEDGE
DDRA3
I4/O5
RTR1
RTR0
Write:
Reset:
00000000
Figure 8-20. Pulse Accumulator Control Register (PACTL)
Table 8-8. Pulse Accumulator Edge Control
PAMOD
PEDGE
Action on Clock
0
PAI falling edge increments the counter.
0
1
PAI rising edge increments the counter.
1
0
A 0 on PAI inhibits counting.
1
A 1 on PAI inhibits counting.
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PDF描述 |
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