参数资料
型号: MC68HC05B6VFNR2
厂商: MOTOROLA INC
元件分类: 微控制器/微处理器
英文描述: 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQCC52
封装: PLASTIC, LCC-52
文件页数: 262/298页
文件大小: 3532K
代理商: MC68HC05B6VFNR2
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MOTOROLA
5-8
MC68HC05B6
Rev. 4
PROGRAMMABLE TIMER
5
The result obtained from an input capture will be one greater than the value of the free-running
counter on the rising edge of the internal bus clock preceding the external transition. This delay is
required for internal synchronization. Resolution is one count of the free-running counter, which is
four internal bus clock cycles. The free-running counter contents are transferred to the input
capture register 1 on each valid signal transition whether the input capture 1 ag (ICF1) is set or
clear. The input capture register 1 always contains the free-running counter value that corresponds
to the most recent input capture 1. After a read of the input capture 1 register MSB ($14), the
counter transfer is inhibited until the LSB ($15) is also read. This characteristic causes the time
used in the input capture software routine and its interaction with the main program to determine
the minimum pulse period. A read of the input capture 1 register LSB ($15) does not inhibit the
free-running counter transfer since the two actions occur on opposite edges of the internal bus
clock.
Reset does not affect the contents of the input capture 1 register, except when exiting STOP mode
5.3.2
Input capture register 2 (ICR2)
The two 8-bit registers that make up the 16-bit input capture register 2 are read-only, and are used
to latch the value of the free-running counter after the input capture edge detector circuit 2 senses
a negative transition at pin TCAP2. When an input capture 2 occurs, the corresponding ag ICF2
in TSR is set. An interrupt can also accompany an input capture 2 provided the ICIE bit in TCR is
set.The 8 most signicant bits are stored in the input capture 2 high register at $1C, the 8 least
signicant bits in the input capture 2 low register at $1D.
The result obtained from an input capture will be one greater than the value of the free-running
counter on the rising edge of the internal bus clock preceding the external transition. This delay is
required for internal synchronization. Resolution is one count of the free-running counter, which is
four internal bus clock cycles. The free-running counter contents are transferred to the input
capture register 2 on each negative signal transition whether the input capture 2 ag (IC2F) is set
or clear. The input capture register 2 always contains the free-running counter value that
corresponds to the most recent input capture 2. After a read of the input capture register 2 MSB
($1C), the counter transfer is inhibited until the LSB ($1D) is also read. This characteristic causes
the time used in the input capture software routine and its interaction with the main program to
determine the minimum pulse period. A read of the input capture register 2 LSB ($1C) does not
inhibit the free-running counter transfer since the two actions occur on opposite edges of the
internal bus clock.
Reset does not affect the contents of the input capture 2 register, except when exiting STOP mode
Address
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
State
on reset
Input capture high 2
$001C
Undened
Input capture low 2
$001D
Undened
TPG
64
05B6Book Page 8 Tuesday, April 6, 1999 8:24 am
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PDF描述
M38279EF-XXXGP 8-BIT, OTPROM, 4 MHz, MICROCONTROLLER, PQFP100
M48T35AV-10PC1 0 TIMER(S), REAL TIME CLOCK, PDIP28
MB90663AP-SH 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PDIP64
M8814F2Y-90T1T 256K X 8 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP52
M8833F1W-15K6T 128K X 8 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQCC52
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参数描述
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