参数资料
型号: MC68HC08JK3MDW
厂商: FREESCALE SEMICONDUCTOR INC
元件分类: 微控制器/微处理器
英文描述: 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PDSO20
封装: SOIC-20
文件页数: 54/198页
文件大小: 2403K
代理商: MC68HC08JK3MDW
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I/O Ports
Port D
MC68H(R)C08JL3 Rev. 4
Technical Data
MOTOROLA
I/O Ports
147
When DDRDx is a logic 1, reading address $0003 reads the PTDx data
latch. When DDRDx is a logic 0, reading address $0003 reads the
voltage level on the pin. The data latch can always be written, regardless
of the state of its data direction bit. Table 12-3 summarizes the operation
of the port D pins.
12.5.3 Port D Control Register (PDCR)
The Port D Control Register enables/disables the pull-up resistor and
slow-edge high current capability of pins PTD6 and PTD7.
SLOWDx — Slow Edge Enable
The SLOWD6 and SLOWD7 bits enable the Slow-edge, open-drain,
high current output (25mA sink) of port pins PTD6 and PTD7
respectively. DDRx bit is not affected by SLOWDx.
1 = Slow edge enabled; pin is open-drain output
0 = Slow edge disabled; pin is push-pull
PTDPUx — Pull-up Enable
The PTDPU6 and PTDPU7 bits enable the 5k pull-up on PTD6 and
PTD7 respectively, regardless the status of DDRDx bit.
1 = Enable 5k pull-up
0 = Disable 5k pull-up
Table 12-3. Port D Pin Functions
DDRD
Bit
PTD Bit
I/O Pin
Mode
Accesses
to DDRA
Accesses to PTD
Read/Write
Read
Write
0X(1)
1. X = don’t care
Input, Hi-Z(2)
2. Hi-Z = high impedance
DDRD[7:0]
Pin
PTD[7:0](3)
3. Writing affects data register, but does not affect the input.
1
X
Output
DDRD[7:0]
Pin
PTD[7:0]
Address:
$000A
Bit 7
654321
Bit 0
Read:
0000
SLOWD7
SLOWD6
PTDPU7
PTDPU6
Write:
Reset:
0
0000000
Figure 12-12. Port D Control Register (PDCR)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
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r,
I
Freescale Semiconductor, Inc.
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n
c
..
.
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PDF描述
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