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参数资料
| 型号： | MC68HC08TV24CFB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PQFP52 |
| 封装： | PLASTIC, QFP-52 |
| 文件页数： | 158/368页 |
| 文件大小： | 3635K |
| 代理商： | MC68HC08TV24CFB |
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Advance Information
MC68HC908TV24 — Rev. 2.1
240
On-Screen Display Module (OSD)
Freescale Semiconductor
On-Screen Display Module (OSD)
The received TV system must be identified in order to know if it is a
525-line or 625-line system. Upon identification, the vertical delay of the
active display region should be programmed into the vertical delay
register for proper centering of the display. To help the software
identifying the TV system, an interrupt is optionally generated at the
starting edge of the vertical sync pulse. By measuring the time between
two of these interrupts, it is possible to distinguish between a 50-Hz
system (625 lines) and a 60-Hz system (525 lines). After the
identification, the interrupt can be disable by resetting the VSIEN bit on
the enable control register.
If the ELIEN bit of the enable control register is set, the OSD will
generate an interrupt whenever the target scan line defined in the event
line register matches the current scan line count in the event register.
The user can specify, with the XFER bit in the enable control register, if
the OSD transfers the external rank of registers to the internal rank when
the interrupt occurs. If transferring is not enabled, then the OSD is
interrupting only to indicate a scan line match. Transferring must be
enabled to display more than one row of characters.
The active levels of HSYNC, VSYNC, FBKG, R, G, B, and I are all
programmable. The character registers and display attributes must be
initialized, since most of these are undefined upon reset. When the OSD
is disabled (OSDEN = 0) and the PLL is enabled (PLLEN = 1), writing to
the external rank of registers also writes to the internal rank. The
character registers should be set to $00 to indicate border space
characters if no display is required upon startup. The border color must
be defined in the border control register.
17.7.2 Interrupt Servicing
Two possible sources of interrupt can be masked independently:
VSYNC interrupt, generated at the starting edge of the internal
vertical sync pulse.
Event line match interrupt, generated when the target scan line in
the event line register matches the current scan line (event
register).
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