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参数资料
| 型号： | MC68HC11F1CFN4R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, EEPROM, 4 MHz, MICROCONTROLLER, PQCC68 |
| 封装： | PLASTIC, LCC-68 |
| 文件页数： | 45/163页 |
| 文件大小： | 711K |
| 代理商： | MC68HC11F1CFN4R2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页当前第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页
MC68HC11F1
ELECTRICAL CHARACTERISTICS
MOTOROLA
TECHNICAL DATA
A-5
NOTES:
1. All timing is shown with respect to 20% VDD and 70% VDD, unless otherwise noted.
2. RESET is recognized during the first clock cycle it is held low. Internal circuitry then drives the pin low for four
clock cycles, releases the pin, and samples the pin level two cycles later to determine the source of the interrupt.
Refer to SECTION 5 RESETS AND INTERRUPTS for further detail.
3. PWRSTL = 8 tcyc minimum on mask set C94R only.
Figure A-2 Timer Inputs
Table A-4 Control Timing
VDD = 5.0 Vdc ± 5%, VSS = 0 Vdc, TA = TL to TH
Characteristic
Symbol
2.0 MHz
3.0 MHz
4.0 MHz
Unit
Min
Max
Min
Max
Min
Max
Frequency of Operation
fo
dc
2.0
dc
3.0
dc
4.0
MHz
E-Clock Period
tcyc
500
—
333
—
250
—
ns
Crystal Frequency
fXTAL
—
8.0
—
12.0
—
16.0
MHz
External Oscillator Frequency
4 fo
dc
8.0
dc
12.0
dc
16.0
MHz
Processor Control Setup Time
tPCSU = 1/4 tcyc + 50 ns
tPCSU
175
—
133
—
113
—
ns
Reset Input Pulse Width (Notes 2, 3)
(To Guarantee External Reset Vector)
(Minimum Input Time;
Can Be Preempted by Internal Reset)
PWRSTL
16
1
—
16
1
—
16
1
—
tcyc
Mode Programming Setup Time
tMPS
2—2—2—
tcyc
Mode Programming Hold Time
tMPH
10—10—10—
ns
Interrupt Pulse Width, IRQ Edge-Sensitive Mode
PWIRQ = tcyc + 20 ns
PWIRQ
520
—
353
—
270
—
ns
Wait Recovery Startup Time
tWRS
—4—4—4
tcyc
Timer Pulse Width, Input Capture Pulse Accumulator
Input
PWTIM = tcyc + 20 ns
PWTIM
520
—
353
—
270
—
ns
NOTES:
1. Rising edge sensitive input.
2. Falling edge sensitive input.
3. Maximum pulse accumulator clocking rate is E-clock frequency divided by 2.
PA7
2,3
PA7
1,3
PA[3:0]
2
PA[3:0]
1
PWTIM
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PDF描述 |
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