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参数资料
| 型号： | MC68HC705J1AVS |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, UVPROM, 2.1 MHz, MICROCONTROLLER, CDIP20 |
| 封装： | WINDOWED, CERAMIC, DIP-20 |
| 文件页数： | 154/162页 |
| 文件大小： | 3213K |
| 代理商： | MC68HC705J1AVS |
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Parallel Input/Output (I/O) Ports
Port A
MC68HC705J1A — Rev. 4.0
Technical Data
Parallel Input/Output (I/O) Ports
Writing a logic 1 to a DDRA bit enables the output buffer for the
corresponding port A pin; a logic 0 disables the output buffer.
When bit DDRAx is a logic 1, reading address $0000 reads the PAx data
latch. When bit DDRAx is a logic 0, reading address $0000 reads the
voltage level on the pin. The data latch can always be written, regardless
of the state of its data direction bit. Table 6-1 summarizes the operation
of the port A pins.
6.3.3 Pulldown Register A
Pulldown register A (PDRA) inhibits the pulldown devices on port A pins
programmed as inputs.
NOTE:
If the SWPDI bit in the mask option register is programmed to logic 1,
reset initializes all port A pins as inputs with disabled pulldown devices.
PDIA[7:0] — Pulldown Inhibit A Bits
PDIA[7:0] disable the port A pulldown devices. Reset clears
PDIA[7:0].
1 = Corresponding port A pulldown device disabled
0 = Corresponding port A pulldown device not disabled
Table 6-1. Port A Pin Operation
Data Direction Bit
I/O Pin Mode
Accesses to Data Bit
Read
Write
0
Input, high-impedance
Pin
Latch(1)
1. Writing affects the data register but does not affect input.
1
Output
Latch
Address:
$0010
Bit 7
6
54321
Bit 0
Read:
Write:
PDIA7
PDIA6
PDIA5
PDIA4
PDIA3
PDIA2
PDIA1
PDIA0
Reset:
00
000000
= Unimplemented
Figure 6-5. Pulldown Register A (PDRA)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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