参数资料
型号: MC68HC805PV8YDWR2
厂商: FREESCALE SEMICONDUCTOR INC
元件分类: 微控制器/微处理器
英文描述: 8-BIT, EEPROM, 4.2 MHz, MICROCONTROLLER, PDSO28
封装: SOIC-28
文件页数: 172/201页
文件大小: 1234K
代理商: MC68HC805PV8YDWR2
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Technical Data
MC68HC(8)05PV8/A — Rev. 1.9
72
Interrupts
MOTOROLA
NO
NDISCLOSURE
AGREEMENT
REQUIRED
Table 4-1 describes the various triggering options available for the IRQ
pin, however it is important to re-emphasize here that in order to avoid
any conflict and spurious interrupt, it is only possible to change the
external interrupt options while the I-bit is set. Any attempt to change the
external interrupt option while the I-bit is clear will be unsuccessful. If an
external interrupt is pending, it will automatically be cleared when
selecting a different interrupt option.
NOTE:
If the external interrupt function is disabled by the INTE bit and an
external interrupt is sensed by the edge detection circuitry, then the
interrupt request is latched and the interrupt stays pending until the INTE
bit is set. The external latch of the external interrupt is cleared in the first
part of the service routine (except for the low level interrupt which is not
latched); therefore only one external interrupt pulse can be latched
during tILIL and serviced as soon as the I-bit is cleared.
4.8 8-Bit Timer Interrupt
This timer can create two types of interrupts. A timer overflow interrupt
occurs whenever the 8 bit timer rolls over from $FF to $00 and the
enable bit TOFE is set. A real time interrupt occurs whenever the
programmed time elapses and the enable bit RTIE is set. This interrupt
vector to the interrupt service routine located at the address specified by
the contents of memory location $3FF8 and $3FF9.
For details see Section 8. Core Timer.
4.8.1 16-Bit Timer Interrupt
There are five different timer interrupt flags that cause a 16-bit timer
interrupt whenever they are set and enabled. The interrupt flags are in
the timer status register (TSR), and the enable bits are in the timer
control register1 (TCR1). Any of these interrupts vectors to the same
interrupt service routine, located at the address specified by the contents
of memory location $3FF6 and $3FF7.
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