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参数资料
| 型号： | MC68HC908KL8CDW |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO20 |
| 封装： | SOIC-20 |
| 文件页数： | 185/212页 |
| 文件大小： | 1525K |
| 代理商： | MC68HC908KL8CDW |
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System Integration Module (SIM)
MC68HC908JL8/JK8 MC68HC08JL8/JK8 MC68HC908KL8 Data Sheet, Rev. 3.1
74
Freescale Semiconductor
Figure 5-16. Wait Recovery from Interrupt or Break
Figure 5-17. Wait Recovery from Internal Reset
5.6.2 Stop Mode
In stop mode, the SIM counter is reset and the system clocks are disabled. An interrupt request from a
module can cause an exit from stop mode. Stacking for interrupts begins after the selected stop recovery
time has elapsed. Reset or break also causes an exit from stop mode.
The SIM disables the oscillator signals (OSCOUT) in stop mode, stopping the CPU and peripherals. Stop
recovery time is selectable using the SSREC bit in the configuration register 1 (CONFIG1). If SSREC is
set, stop recovery is reduced from the normal delay of 4096 ICLK cycles down to 32. This is ideal for
applications using canned oscillators that do not require long start-up times from stop mode.
NOTE
External crystal applications should use the full stop recovery time by
clearing the SSREC bit.
A break interrupt during stop mode sets the SIM break stop/wait bit (SBSW) in the break status register
(BSR).
The SIM counter is held in reset from the execution of the STOP instruction until the beginning of stop
recovery. It is then used to time the recovery period. Figure 5-18 shows stop mode entry timing.
NOTE
To minimize stop current, all pins configured as inputs should be driven to
a logic 1 or logic 0.
$6E0C
$6E0B
$00FF
$00FE
$00FD
$00FC
$A6
$01
$0B
$6E
$A6
IAB
IDB
EXITSTOPWAIT
NOTE: EXITSTOPWAIT =
RST pin OR CPU interrupt OR break interrupt
IAB
IDB
RST
$A6
$6E0B
RSTVCTH
RSTVCTL
$A6
ICLK
32
Cycles
32
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