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参数资料
| 型号： | MC68HC908QY8CDWE |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 32 MHz, MICROCONTROLLER, PDSO16 |
| 封装： | 1.27 MM PITCH, LEAD FREE, MS-013AA, SOIC-16 |
| 文件页数： | 7/236页 |
| 文件大小： | 2921K |
| 代理商： | MC68HC908QY8CDWE |
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Input/Output Ports (PORTS)
MC68HC908QB8 Data Sheet, Rev. 2
104
Freescale Semiconductor
12.2.1 Port A Data Register
The port A data register (PTA) contains a data latch for each of the six port A pins.
PTA[5:0] — Port A Data Bits
These read/write bits are software programmable. Data direction of each port A pin is under the control
of the corresponding bit in data direction register A. Reset has no effect on port A data.
AWUL — Auto Wakeup Latch Data Bit
port nor any of the associated bits such as PTA6 data register, pullup enable or direction. .
12.2.2 Data Direction Register A
Data direction register A (DDRA) determines whether each port A pin is an input or an output. Writing a 1
to a DDRA bit enables the output buffer for the corresponding port A pin; a 0 disables the output buffer.
DDRA[5:0] — Data Direction Register A Bits
These read/write bits control port A data direction. Reset clears DDRA[5:0], configuring all port A pins
as inputs.
1 = Corresponding port A pin configured as output
0 = Corresponding port A pin configured as input
NOTE
Avoid glitches on port A pins by writing to the port A data register before
changing data direction register A bits from 0 to 1.
Figure 12-3 shows the port A I/O logic.
Bit 76
5
4
3
2
1Bit 0
Read:
R
AWUL
PTA5
PTA4
PTA3
PTA2
PTA1
PTA0
Write:
Reset:
Unaffected by reset
= Unimplemented
Figure 12-1. Port A Data Register (PTA)
Bit 7
654
32
1
Bit 0
Read:
R
DDRA5
DDRA4
DDRA3
0
DDRA1
DDRA0
Write:
Reset:
0
000
00
R= Reserved
= Unimplemented
Figure 12-2. Data Direction Register A (DDRA)
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PDF描述 |
|---|---|
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| MB89538CPV4 | 8-BIT, MROM, 12.5 MHz, MICROCONTROLLER, PQCC64 |
| MAX7391CNVB | 12 MHz, OTHER CLOCK GENERATOR, PDSO8 |
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