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参数资料
| 型号： | MC68HRC05J5ADWR3 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, MICROCONTROLLER, PDSO20 |
| 封装： | SOIC-20 |
| 文件页数： | 32/106页 |
| 文件大小： | 1069K |
| 代理商： | MC68HRC05J5ADWR3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页当前第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
July 16, 1999
GENERAL RELEASE SPECIFICATION
MC68HC05J5A
INTERRUPTS
MOTOROLA
REV 2.1
4-5
4.5.1 IRQ CONTROL/STATUS REGISTER (ICSR) $0A
The IRQ interrupt function is controlled by the ICSR located at $000A. All unused
bits in the ICSR will read as logic zeros. The IRQF, IRQF1, IRQE1 bits are cleared
and IRQE bit is set by reset.
Figure 4-3. IRQ Status & Control Register
IRQR 1 - PA7 Interrupt Acknowledge
The IRQR1 acknowledge bit clears an IRQ interrupt triggered by a falling edge
on PA7 by clearing the IRQ1 latch. The IRQR1 acknowledge bit will always read
as a logic zero.
1 =
Writing a logic one to the IRQR1 acknowledge bit will clear the IRQ1
latch.
0 =
Writing a logic zero to the IRQR1 acknowledge bit will have no effect
on the IRQ1 latch.
IRQR - IRQ Interrupt Acknowledge
The IRQR acknowledge bit clears an IRQ interrupt by clearing the IRQ latch.
The IRQR acknowledge bit will always read as a logic zero.
1 =
Writing a logic one to the IRQR acknowledge bit will clear the IRQ
latch.
0 =
Writing a logic zero to the IRQR acknowledge bit will have no effect
on the IRQ latch.
IRQF1 - PA7 Interrupt Request Flag
Writing to the IRQF1 ag bit will have no effect on it. If the additional setting of
IRQF1 ag bit is not cleared in the IRQ service routine and the IRQE1 enable
bit remains set the CPU will re-enter the IRQ interrupt sequence continuously
until either the IRQF1 ag bit or the IRQE1 enable bit is cleared. The IRQF1
latch is cleared by reset.
1 =
Indicates that an IRQ request triggered by a falling edge on PA7 is
pending.
0 =
Indicates that no IRQ request triggered by a falling edge on PA7 is
pending. The IRQF1 ag bit can ONLY be cleared by writing a logic
one to the IRQR1 acknowledge bit. Doing so before exiting the
service routine will mask out additional occurrences of the IRQF1.
0
IRQR1
ICSR
$000A
1
7
W
R
0000000
reset
6543210
IRQE
IRQF
0
IRQR
0
IRQF1
IRQE1
0
RESERVED FOR TEST
R
UNIMPLEMENTED
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PDF描述 |
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