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参数资料
型号： MC68HSC705J1ADW
厂商： MOTOROLA INC
元件分类： 微控制器/微处理器
英文描述： 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20
封装： SOIC-20
文件页数： 126/162页
文件大小： 1714K
代理商： MC68HSC705J1ADW
Technical Data
MC68HC705J1A — Rev. 4.0
66
Central Processor Unit (CPU)
MOTOROLA
Central Processor Unit (CPU)
3.8 Opcode Map
See Table 3-7.
SWI
Software Interrupt
PC
← (PC) + 1; Push (PCL)
SP
← (SP) – 1; Push (PCH)
SP
← (SP) – 1; Push (X)
SP
← (SP) – 1; Push (A)
SP
← (SP) – 1; Push (CCR)
SP
← (SP) – 1; I ← 1
PCH
← Interrupt Vector High Byte
PCL
← Interrupt Vector Low Byte
— 1 ———
INH
83
10
TAX
Transfer Accumulator to Index Register
X
← (A)
—————
INH
97
2
TST opr
TSTA
TSTX
TST opr,X
TST ,X
Test Memory Byte for Negative or Zero
(M) – $00
——
—
DIR
INH
IX1
IX
3D
4D
5D
6D
7D
dd
ff
4
3
5
4
TXA
Transfer Index Register to Accumulator
A
← (X)
—————
INH
9F
2
WAIT
Stop CPU Clock and Enable Interrupts
—
——— INH
8F
2
A
Accumulator
opr
Operand (one or two bytes)
C
Carry/borrow flag
PC
Program counter
CCR
Condition code register
PCH
Program counter high byte
dd
Direct address of operand
PCL
Program counter low byte
dd rr
Direct address of operand and relative offset of branch instruction
REL
Relative addressing mode
DIR
Direct addressing mode
rel
Relative program counter offset byte
ee ff
High and low bytes of offset in indexed, 16-bit offset addressing
rr
Relative program counter offset byte
EXT
Extended addressing mode
SP
Stack pointer
ff
Offset byte in indexed, 8-bit offset addressing
X
Index register
H
Half-carry flag
Z
Zero flag
hh ll
High and low bytes of operand address in extended addressing
#
Immediate value
I
Interrupt mask
∧
Logical AND
ii
Immediate operand byte
∨
Logical OR
IMM
Immediate addressing mode
⊕
Logical EXCLUSIVE OR
INH
Inherent addressing mode
( )
Contents of
IX
Indexed, no offset addressing mode
–( )
Negation (two’s complement)
IX1
Indexed, 8-bit offset addressing mode
←
Loaded with
IX2
Indexed, 16-bit offset addressing mode
?
If
M
Memory location
:
Concatenated with
N
Negative flag
Set or cleared
n
Any bit
—
Not affected
Table 3-6. Instruction Set Summary (Sheet 6 of 6)
Source
Form
Operation
Description
Effect
on CCR
Ad
d
ress
M
ode
Op
cod
e
Ope
rand
Cycl
es
HIN Z C
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PDF描述
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MPC604EIP300C 32-BIT, 300 MHz, RISC PROCESSOR, CPGA288
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