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参数资料
| 型号： | MC908GR16VFAE |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PQFP48 |
| 封装： | LEAD FREE, LQFP-48 |
| 文件页数： | 116/272页 |
| 文件大小： | 3033K |
| 代理商： | MC908GR16VFAE |
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Serial Peripheral Interface (SPI) Module
MC68HC908GR16 Data Sheet, Rev. 4.0
202
Freescale Semiconductor
signal. When CPHA = 0, the SPSCK signal remains inactive for the first half of the first SPSCK cycle.
When CPHA = 1, the first SPSCK cycle begins with an edge on the SPSCK line from its inactive to its
active level. The SPI clock rate (selected by SPR1:SPR0) affects the delay from the write to SPDR and
the start of the SPI transmission. (See Figure 16-8.) The internal SPI clock in the master is a free-running
derivative of the internal MCU clock. To conserve power, it is enabled only when both the SPE and
SPMSTR bits are set. SPSCK edges occur halfway through the low time of the internal MCU clock. Since
the SPI clock is free-running, it is uncertain where the write to the SPDR occurs relative to the slower
SPSCK. This uncertainty causes the variation in the initiation delay shown in Figure 16-8. This delay is
no longer than a single SPI bit time. That is, the maximum delay is two MCU bus cycles for DIV2, eight
MCU bus cycles for DIV8, 32 MCU bus cycles for DIV32, and 128 MCU bus cycles for DIV128.
Figure 16-8. Transmission Start Delay (Master)
WRITE
TO SPDR
INITIATION DELAY
BUS
MOSI
SPSCK
CPHA = 1
SPSCK
CPHA = 0
SPSCK CYCLE
NUMBER
MSB
BIT 6
12
CLOCK
WRITE
TO SPDR
EARLIEST
LATEST
SPSCK = INTERNAL CLOCK
÷ 2;
EARLIEST
LATEST
2 POSSIBLE START POINTS
SPSCK = INTERNAL CLOCK
÷ 8;
8 POSSIBLE START POINTS
EARLIEST
LATEST
SPSCK = INTERNAL CLOCK
÷ 32;
32 POSSIBLE START POINTS
EARLIEST
LATEST
SPSCK = INTERNAL CLOCK
÷ 128;
128 POSSIBLE START POINTS
WRITE
TO SPDR
WRITE
TO SPDR
WRITE
TO SPDR
BUS
CLOCK
BIT 5
3
BUS
CLOCK
BUS
CLOCK
BUS
CLOCK
INITIATION DELAY FROM WRITE SPDR TO TRANSFER BEGIN
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