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参数资料
| 型号： | MC908JL16CSPE |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 25/230页 |
| 文件大小： | 0K |
| 描述： | IC MCU 16K FLASH 8MHZ 32-SDIP |
| 标准包装： | 17 |
| 系列： | HC08 |
| 核心处理器： | HC08 |
| 芯体尺寸： | 8-位 |
| 速度： | 8MHz |
| 连通性： | I²C，SCI |
| 外围设备： | LED，LVD，POR，PWM |
| 输入/输出数： | 26 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 512 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 数据转换器： | A/D 13x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 32-SDIP（0.400"，10.16mm） |
| 包装： | 管件 |
| 产品目录页面： | 724 (CN2011-ZH PDF) |
| 配用： | DEMO908JL16E-ND - BOARD DEMO FOR MC908JL16 |
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Multi-Master IIC Interface (MMIIC)
MC68HC908JL16 Data Sheet, Rev. 1.1
120
Freescale Semiconductor
transferred to the output circuit until the next calling from a master. The transmit buffer empty flag remains
cleared (MMTXBE = 0).
In master mode, the data in MMDTR will be transferred to the output circuit when:
the module receives an acknowledge bit (MMRXAK = 0), after
setting master transmit mode (MMRW = 0), and the calling address has been transmitted; or
the previous data in the output circuit has be transmitted and the receiving slave returns an
acknowledge bit, indicated by a received acknowledge bit (MMRXAK = 0).
If the slave does not return an acknowledge bit (MMRXAK = 1), the master will generate a "stop" or
"repeated start" condition. The data in the MMDTR will not be transferred to the output circuit. The
transmit buffer empty flag remains cleared (MMTXBE = 0).
The sequence of events for slave transmit and master transmit are illustrated in Figure 8-10.
8.8.6 Multi-Master IIC Data Receive Register (MMDRR)
When the MMIIC module is enabled, MMEN = 1, data in this read-only register depends on whether
module is in master or slave mode.
In slave mode, the data in MMDRR is:
the calling address from the master when the address match flag is set (MMATCH = 1); or
the last data received when MMATCH = 0.
In master mode, the data in the MMDRR is:
the last data received.
When the MMDRR is read by the CPU, the receive buffer full flag is cleared (MMRXBF = 0), and the next
received data is loaded to the MMDRR. Each time when new data is loaded to the MMDRR, the MMRXIF
interrupt flag is set, indicating that new data is available in MMDRR.
The sequence of events for slave receive and master receive are illustrated in Figure 8-10.
8.9 Programming Considerations
When the MMIIC module detects an arbitration loss in master mode, it will release both SDA and SCL
lines immediately. But if there are no further STOP conditions detected, the module will hang up.
Therefore, it is recommended to have time-out software to recover from such ill condition. The software
can start the time-out counter by looking at the MMBB (Bus Busy) flag in the MIMCR and reset the counter
on the completion of one byte transmission. If a time-out occur, software can clear the MMEN bit (disable
MMIIC module) to release the bus, and hence clearing the MMBB flag. This is the only way to clear the
MMBB flag by software if the module hangs up due to a no STOP condition received. The MMIIC can
resume operation again by setting the MMEN bit.
Address: $0045
Bit 7
654321
Bit 0
Read:
MMRD7
MMRD6
MMRD5
MMRD4
MMRD3
MMRD2
MMRD1
MMRD0
Write:
Reset:
00000000
= Unimplemented
Figure 8-9. Multi-Master IIC Data Receive Register (MMDRR)
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| MC908JL3ECDWER | 功能描述:8位微控制器 -MCU FINISHED GOODS RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
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