参数资料
型号: MC908MR32CBE
厂商: Freescale Semiconductor
文件页数: 116/282页
文件大小: 0K
描述: IC MCU 32K FLASH 8.2MHZ 56-SDIP
标准包装: 9
系列: HC08
核心处理器: HC08
芯体尺寸: 8-位
速度: 8MHz
连通性: SCI,SPI
外围设备: LVD,POR,PWM
输入/输出数: 36
程序存储器容量: 32KB(32K x 8)
程序存储器类型: 闪存
RAM 容量: 768 x 8
电压 - 电源 (Vcc/Vdd): 4.5 V ~ 5.5 V
数据转换器: A/D 10x10b
振荡器型: 内部
工作温度: -40°C ~ 85°C
封装/外壳: 56-SDIP(0.600",15.24mm)
包装: 管件
产品目录页面: 726 (CN2011-ZH PDF)
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Serial Peripheral Interface Module (SPI)
MC68HC908MR32 MC68HC908MR16 Data Sheet, Rev. 6.1
202
Freescale Semiconductor
When CPHA = 1, the first SPSCK cycle begins with an edge on the SPSCK line from its inactive to its
active level. The SPI clock rate (selected by SPR1:SPR0) affects the delay from the write to SPDR and
the start of the SPI transmission. See Figure 15-8 The internal SPI clock in the master is a free-running
derivative of the internal MCU clock. To conserve power, it is enabled only when both the SPE and
SPMSTR bits are set. SPSCK edges occur halfway through the low time of the internal MCU clock. Since
the SPI clock is free-running, it is uncertain where the write to the SPDR occurs relative to the slower
SPSCK. This uncertainty causes the variation in the initiation delay shown in Figure 15-8. This delay is
no longer than a single SPI bit time. That is, the maximum delay is two MCU bus cycles for DIV2, eight
MCU bus cycles for DIV8, 32 MCU bus cycles for DIV32, and 128 MCU bus cycles for DIV128.
Figure 15-8. Transmission Start Delay (Master)
WRITE
TO SPDR
INITIATION DELAY
BUS
MOSI
SPSCK
CPHA = 1
SPSCK
CPHA = 0
SPSCK CYCLE
NUMBER
MSB
BIT 6
12
CLOCK
WRITE
TO SPDR
EARLIEST LATEST
SPSCK = INTERNAL CLOCK
÷ 2;
EARLIEST
LATEST
2 POSSIBLE START POINTS
SPSCK = INTERNAL CLOCK
÷ 8;
8 POSSIBLE START POINTS
EARLIEST
LATEST
SPSCK = INTERNAL CLOCK
÷ 32;
32 POSSIBLE START POINTS
EARLIEST
LATEST
SPSCK = INTERNAL CLOCK
÷ 128;
128 POSSIBLE START POINTS
WRITE
TO SPDR
WRITE
TO SPDR
WRITE
TO SPDR
BUS
CLOCK
BIT 5
3
BUS
CLOCK
BUS
CLOCK
BUS
CLOCK
INITIATION DELAY FROM WRITE SPDR TO TRANSFER BEGIN
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