参数资料
型号: MC912B32VFU8R2
厂商: FREESCALE SEMICONDUCTOR INC
元件分类: 微控制器/微处理器
英文描述: 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP80
封装: 14 X 14 MM, 2.20 MM HEIGHT, 0.65 MM PITCH, QFP-80
文件页数: 154/349页
文件大小: 2172K
代理商: MC912B32VFU8R2
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BDLC Registers
M68HC12B Family Data Sheet, Rev. 9.1
Freescale Semiconductor
237
If the TMIFR1 bit is set, the BDLC attempts to transmit the normalization symbol followed by the byte
in the BDR. After the byte in the BDR has been loaded into the transmit shift register, a TDRE interrupt
(see 15.9.3 BDLC State Vector Register) occurs similar to the main message transmit sequence. The
programmer should then load the next byte of the IFR into the BDR for transmission. When the last
byte of the IFR has been loaded into the BDR, the programmer should set the TEOD bit in the BDLC
control register 2 (BCR2). This instructs the BDLC to transmit a CRC byte once the byte in the BDR is
transmitted, and then transmit an EOD symbol, indicating the end of the IFR portion of the message
frame.
However, to transmit a single byte followed by a CRC byte, the programmer should load the byte into
the BDR before the EOD symbol has been received, and then set the TMIFR1 bit. Once the TDRE
interrupt occurs, the programmer sets the TEOD bit in the BCR2. This results in the byte in the BDR
being the only byte transmitted before the IFR CRC byte, and no TDRE interrupt is generated.
If the programmer attempts to set the TMIFR1 bit immediately after the EOD symbol has been received
from the bus, the TMIFR1 bit remains in the reset state, and no attempt is made to transmit an IFR byte.
If a loss of arbitration occurs when the BDLC is transmitting any byte of a multiple byte IFR, the BDLC
goes to the loss of arbitration state, sets the appropriate flag, and ceases transmission.
If the BDLC loses arbitration during the IFR, the TMIFR1 bit is cleared and no attempt is made to
retransmit the byte in the BDR. If loss of arbitration occurs in the last bit of the IFR byte, two additional
1 bits are sent out.
NOTE
The extra logic 1 bits are an enhancement to the J1850 protocol which
forces a byte boundary condition fault. This is helpful in preventing noise on
the J1850 bus from corrupting a message.
15.9.3 BDLC State Vector Register
This register is provided to substantially decrease the CPU overhead associated with servicing interrupts
while under operation of a multiplex protocol. It provides an index offset that is directly related to the
BDLC’s current state, which can be used with a user-supplied jump table to rapidly enter an interrupt
service routine. This eliminates the need for the user to maintain a duplicate state machine in software.
I0, I1, I2, I3 — Interrupt Source Bits
These bits indicate the source of the pending interrupt request. Bits are encoded according to Table
Address: $00F9
Bit 7
6
5
4321
Bit 0
Read:
0
I3
I2
I1
I0
0
Write:
Reset:
000
00000
= Unimplemented
Figure 15-15. BDLC State Vector Register (BSVR)
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PDF描述
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