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参数资料
| 型号： | MC9328MX21DVH |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, MICROPROCESSOR, PBGA289 |
| 封装： | 17 X 17 MM, 1.45 MM HEIGHT, 0.80 MM PITCH, MAPBGA-289 |
| 文件页数： | 17/106页 |
| 文件大小： | 1932K |
| 代理商： | MC9328MX21DVH |
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MC9328MX21 Product Preview, Rev. 1.1
18
Freescale Semiconductor
Specifications
3.5
DPLL Timing Specifications
Parameters of the DPLL are given in Table 9. In this table, Tref is a reference clock period after the
predivider and Tdck is the output double clock period.
Table 9. DPLL Specifications
Parameter
Test Conditions
Minimum
Typical
Maximum
Unit
Reference clock frequency range
Vcc = 1.5V
16
–
320
MHz
Pre-divider output clock frequency
range
Vcc = 1.5V
16
–
32
MHz
Double clock frequency range
Vcc = 1.5V
160
–
560
MHz
Pre-divider factor (PD)
–
1
–
16
–
Total multiplication factor (MF)
Includes both integer
and fractional parts
5–
15
–
MF integer part
–
5
–
15
–
MF numerator
Should be less than the denominator
0
–
1022
–
MF denominator
–
1
–
1023
–
Frequency lock-in time after
full reset
FOL mode for non-integer MF
(does not include pre-multi lock-in time)
350
400
450
Tref
Frequency lock-in time after
partial reset
FOL mode for non-integer MF (does not
include pre-multi lock-in time)
220
280
330
Tref
Phase lock-in time after
full reset
FPL mode and integer MF (does not
include pre-multi lock-in time)
480
530
580
Tref
Phase lock-in time after
partial reset
FPL mode and integer MF (does not
include pre-multi lock-in time)
360
410
460
Tref
Frequency jitter (p-p)
–
0.02
0.03
2Tdck
Phase jitter (p-p)
Integer MF, FPL mode, Vcc=1.5V
–
1.0
1.5
ns
Power dissipation
FOL mode, integer MF,
fdck = 560 MHz, Vcc = 1.5V
–1.5
–
mW
(Avg)
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PDF描述 |
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