参数资料
型号: MC9S08JM16CLD
厂商: Freescale Semiconductor
文件页数: 294/386页
文件大小: 0K
描述: MCU 8BIT 16K FLASH 44-LQFP
标准包装: 160
系列: S08
核心处理器: S08
芯体尺寸: 8-位
速度: 48MHz
连通性: I²C,LIN,SCI,SPI,USB
外围设备: LVD,POR,PWM,WDT
输入/输出数: 33
程序存储器容量: 16KB(16K x 8)
程序存储器类型: 闪存
RAM 容量: 1K x 8
电压 - 电源 (Vcc/Vdd): 2.7 V ~ 5.5 V
数据转换器: A/D 8x12b
振荡器型: 外部
工作温度: -40°C ~ 85°C
封装/外壳: 44-LQFP
包装: 托盘
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Appendix A Electrical Characteristics
MC9S08JM16 Series Data Sheet, Rev. 2
Freescale Semiconductor
363
A.12
AC Characteristics
This section describes ac timing characteristics for each peripheral system.
A.12.1
Control Timing
3 This specification applies to any time the PLL VCO divider or reference divider is changed, or changing from PLL disabled (BLPE,
BLPI) to PLL enabled (PBE, PEE). If a crystal/resonator is being used as the reference, this specification assumes it is already
running.
4 Jitter is the average deviation from the programmed frequency measured over the specified interval at maximum f
Bus.
Measurements are made with the device powered by filtered supplies and clocked by a stable external clock signal. Noise injected
into the FLL circuitry via VDD and VSS and variation in crystal oscillator frequency increase the CJitter percentage for a given
interval.
5 Jitter measurements are based upon a 48 MHz MCGOUT clock frequency.
6 Below D
lock minimum, the MCG is guaranteed to enter lock. Above Dlock maximum, the MCG will not enter lock. But if the MCG
is already in lock, then the MCG may stay in lock.
7 Below D
unl minimum, the MCG will not exit lock if already in lock. Above Dunl maximum, the MCG is guaranteed to exit lock.
Table A-12. Control Timing
Num
C
Parameter
Symbol
Min
Typical1
1 Typical values are based on characterization data at V
DD = 5.0 V, 25 °C unless otherwise stated.
Max
Unit
1
Bus frequency (tcyc = 1/fBus)fBus
DC
24
MHz
2
Internal low-power oscillator period
tLPO
700
1300
μs
3
External reset pulse width2
2 This is the shortest pulse that is guaranteed to be recognized as a reset pin request. Shorter pulses are not guaranteed to
override reset requests from internal sources.
textrst
100
ns
4
Reset low drive
trstdrv
66
× t
cyc
—ns
5
Active background debug mode latch setup time
tMSSU
500
ns
6
Active background debug mode latch hold time
tMSH
100
ns
7
IRQ pulse width
Asynchronous path2
Synchronous path3
3 This is the minimum pulse width that is guaranteed to pass through the pin synchronization circuitry. Shorter pulses may or
may not be recognized. In stop mode, the synchronizer is bypassed so shorter pulses can be recognized in that case.
tILIH, tIHIL
100
1.5
× t
cyc
——
ns
8
KBIPx pulse width
Asynchronous path2
Synchronous path3
tILIH, tIHIL
100
1.5 x tcyc
——
ns
9
Port rise and fall time
low output drive (PTxDS = 0),(load = 50 pF)4
Slew rate control disabled (PTxSE = 0)
Slew rate control enabled (PTxSE = 1)
high output drive (PTxDS = 1), (load = 50 pF)
Slew rate control disabled (PTxSE = 0)
Slew rate control enabled (PTxSE = 1)
4 Timing is shown with respect to 20% V
DD and 80% VDD levels. Temperature range –40 °C to 85 °C.
tRise, tFall
40
75
11
35
ns
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