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参数资料
| 型号： | MC9S12GC64PCPB25 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP52 |
| 封装： | LQFP-52 |
| 文件页数： | 93/138页 |
| 文件大小： | 2318K |
| 代理商： | MC9S12GC64PCPB25 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页当前第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页
Device User Guide — 9S12C128DGV1/D V01.07
56
2.2.1 Pin Initialization for 48 & 52 Pin LQFP bond-out versions
Not Bonded Pins If the port pins are not bonded out in the chosen package the user should initialize the
registers to be inputs with enabled pull resistance to avoid excess current consumption. This applies to the
following pins:
(48LQFP): Port A[7:1], Port B[7:5], Port B[3:0], PortE[6,5,3,2], Port P[7:6], PortP[4:0], Port J[7:6],
PortS[3:2]
(52LQFP): Port A[7:3], Port B[7:5], Port B[3:0], PortE[6,5,3,2], Port P[7:6], PortP[2:0], Port J[7:6],
PortS[3:2]
PP[2:0]
KWP[2:0]
PW[2:0]
VDDX
PERP/
PPSP
Disabled Port P I/O Pins, keypad wake-up, PWM outputs
PJ[7:6]
KWJ[7:6]
—
VDDX
PERJ/
PPSJ
Disabled Port J I/O Pins and keypad wake-up
PM5
SCK
—
VDDX
PERM/
PPSM
Up
Port M I/O Pin and SPI SCK signal
PM4
MOSI
—
VDDX
PERM/
PPSM
Up
Port M I/O Pin and SPI MOSI signal
PM3
SS
—
VDDX
PERM/
PPSM
Up
Port M I/O Pin and SPI SS signal
PM2
MISO
—
VDDX
PERM/
PPSM
Up
Port M I/O Pin and SPI MISO signal
PM1
TXCAN
—
VDDX
PERM/
PPSM
Up
Port M I/O Pin and CAN transmit signal2
PM0
RXCAN
—
VDDX
PERM/
PPSM
Up
Port M I/O Pin and CAN receive signal2
PS[3:2]
—
VDDX
PERS/
PPSS
Up
Port S I/O Pins
PS1
TXD
—
VDDX
PERS/
PPSS
Up
Port S I/O Pin and SCI transmit signal
PS0
RXD
—
VDDX
PERS/
PPSS
Up
Port S I/O Pin and SCI receive signal
PT[7:5]
IOC[7:5]
—
VDDX
PERT/
PPST
Disabled
Port T I/O Pins shared with timer (TIM)
PT[4:0]
IOC[4:0]
PW[4:0]
VDDX
PERT/
PPST
Disabled
Port T I/O Pins shared with timer and PWM
NOTES:
1. The PortE output buffer enable signal control at reset is determined by the PEAR register and is mode dependent. E.g. in
special test mode RDWE=LSTRE=1 which enables the PE[3:2] output buffers and disables the pull-ups. Refer to S12_MEBI
user guide for PEAR register details.
2. CAN functionality is not available on the MC9S12GC-Family members
Pin Name
Function 1
Pin Name
Function 2
Pin Name
Function 3
Power
Domain
Internal Pull
Resistor
Description
CTRL
Reset
State
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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