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参数资料
| 型号： | MC9SDG256BMFUR2 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 14 MM, 2.20 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-80 |
| 文件页数： | 109/155页 |
| 文件大小： | 2684K |
| 代理商： | MC9SDG256BMFUR2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页当前第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页
MC9S12DP256B Device User Guide — V02.14
57
Pin Name
Funct. 1
Pin Name
Funct. 2
Pin Name
Funct. 3
Pin Name
Funct. 4
Pin Name
Funct. 5
Power
Supply
Internal Pull
Resistor
Description
CTRL
Reset
State
EXTAL
—
VDDPLL
NA
Oscillator Pins
XTAL
—
VDDPLL
NA
RESET
—
VDDR
None
External Reset
TEST
—
N.A.
NA
Test Input
VREGEN
—
VDDX
NA
Voltage Regulator Enable Input
XFC
—
VDDPLL
NA
PLL Loop Filter
BKGD
TAGHI
MODC
—
VDDR
Always
Up
Background Debug, Tag High, Mode
Input
PAD[15]
AN1[7]
ETRIG1
—
VDDA
None
Port AD Input, Analog Input AN7
of ATD1, External Trigger Input of
ATD1
PAD[14:8]
AN1[6:0]
—
VDDA
None
Port AD Inputs, Analog Inputs
AN[6:0] of ATD1
PAD[7]
AN0[7]
ETRIG0
—
VDDA
None
Port AD Input, Analog Input AN7 of
ATD0, External Trigger Input of ATD0
PAD[6:0]
AN0[6:0]
—
VDDA
None
Port AD Inputs, Analog Inputs
AN[6:0] of ATD0
PA[7:0]
ADDR[15:8]/
DATA[15:8]
—
VDDR
PUCR
Disabled
Port A I/O, Multiplexed Address/Data
PB[7:0]
ADDR[7:0]/
DATA[7:0]
—
VDDR
PUCR
Disabled
Port B I/O, Multiplexed Address/Data
PE7
NOACC
XCLKS
—
VDDR
PUCR
Up
Port E I/O, Access, Clock Select
PE6
IPIPE1
MODB
—
VDDR
While RESET
pin is low:
Down
Port E I/O, Pipe Status, Mode Input
PE5
IPIPE0
MODA
—
VDDR
While RESET
pin is low:
Down
Port E I/O, Pipe Status, Mode Input
PE4
ECLK
—
VDDR
PUCR
Up
Port E I/O, Bus Clock Output
PE3
LSTRB
TAGLO
—
VDDR
PUCR
Up
Port E I/O, Byte Strobe, Tag Low
PE2
R/W
—
VDDR
PUCR
Up
Port E I/O, R/W in expanded modes
PE1
IRQ
—
VDDR
Always up
Port E Input, Maskable Interrupt
PE0
XIRQ
—
VDDR
Port E Input, Non Maskable Interrupt
PH7
KWH7
SS2
—
VDDR
PERH/
PPSH
Disabled
Port H I/O, Interrupt, SS of SPI2
PH6
KWH6
SCK2
—
VDDR
PERH/
PPSH
Disabled
Port H I/O, Interrupt, SCK of SPI2
相关PDF资料 |
PDF描述 |
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