参数资料
型号: MCHC912B32CFUE8
厂商: Freescale Semiconductor
文件页数: 253/334页
文件大小: 0K
描述: IC MCU 32K FLASH 8MHZ 80-QFP
标准包装: 84
系列: HC12
核心处理器: CPU12
芯体尺寸: 16-位
速度: 8MHz
连通性: SCI,SPI
外围设备: POR,PWM,WDT
输入/输出数: 63
程序存储器容量: 32KB(32K x 8)
程序存储器类型: 闪存
EEPROM 大小: 768 x 8
RAM 容量: 1K x 8
电压 - 电源 (Vcc/Vdd): 4.5 V ~ 5.5 V
数据转换器: A/D 8x10b
振荡器型: 外部
工作温度: -40°C ~ 85°C
封装/外壳: 80-QFP
包装: 托盘
产品目录页面: 730 (CN2011-ZH PDF)
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Electrical Specifications
M68HC12B Family Data Sheet, Rev. 9.1
326
Freescale Semiconductor
19.16 Multiplexed Expansion Bus Timing
NOTE
Use of the multiplexed expansion bus at 8 MHz is discouraged due to TAD
delay factors.
Num
Characteristic(1), (2), (3), (4), (5)
1. VDD = 5.0 Vdc ± 10%, VSS = 0 Vdc, TA = TL to TH, unless otherwise noted
2. All timings are calculated for normal port drives.
3. Crystal input is required to be within 45% to 55% duty.
4. Reduced drive must be off to meet these timings.
5. Unequalled loading of pins will affect relative timing numbers.
Delay
Symbol
8 MHz
2 MHz
Unit
Min
Max
Min
Max
Frequency of operation (E-clock frequency)
fo
dc
8.0
dc
8.0
MHz
1
Cycle timetcyc = 1/fo
tcyc
125
500
ns
2
Pulse width, E lowPWEL = tcyc/2 + delay
4
PWEL
59
246
ns
3
Pulse width, E high(6)PWEH = tcyc/2 + delay
6. This characteristic is affected by clock stretch.
Add N
× tcyc where N = 0, 1, 2, or 3, depending on the number of clock stretches.
2
PWEH
59
248
ns
5
Address delay timetAD = tcyc/4 + delay
27
tAD
67.5
152
ns
7
Address valid time to ECLK risetAV = PWEL tAD
tAV
–6.2
94
ns
8
Multiplexed address hold timetMAH = tcyc/4 + delay
18
tMAH
13
107
ns
9
Address hold to data valid
tAHDS
30
20
ns
10
Data hold to high impedancetDHZ = tAD 20
tDHZ
45.2
132
ns
11
Read data setup time
tDSR
31.2
25
ns
12
Read data hold time
tDHR
0—
0
ns
13
Write data delay time
tDDW
62.5
165
ns
14
Write data hold time
tDHW
25
20
ns
15
Write data setup time(6)tDSW = PWEH tDDW
tDSW
5.8
83
ns
16
Read/write delay timetRWD = tcyc/4 + delay
18
tRWD
57.5
143
ns
17
Read/write valid time to E risetRWV = PWEL tRWD
tRWV
3.8
103
ns
18
Read/write hold time
tRWH
25
20
ns
19
Low strobe(7) delay timetLSD = tcyc/4 + delay
7. Without TAG enabled
18
tLSD
57.5
143
ns
20
Low strobe(7) valid time to E risetLSV = PWEL tLSD
tLSV
3.8
103
ns
21
Low strobe(7) hold time
tLSH
25
20
ns
22
Address access time(6) tACCA = tcyc tAD tDSR
tACCA
27.6
323
ns
23
Access time from E rise(6) tACCE = PWEH tDSR
tACCE
27.8
223
ns
24
DBE delay from ECLK rise(6) tDBED = tcyc/4 + delay
8
tDBED
57.5
133
ns
25
DBE valid timetDBE = PWEH tDBED
tDBE
11.8
115
ns
26
DBE hold time from ECLK fall
tDBEH
–3
10
–3
10
ns
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