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参数资料
| 型号： | MCIMX31LVKN5CR2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 532 MHz, MICROPROCESSOR, PBGA457 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, ROHS COMPLIANT, MAPBGA-457 |
| 文件页数： | 84/122页 |
| 文件大小： | 1418K |
| 代理商： | MCIMX31LVKN5CR2 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页当前第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页
MCIMX31/MCIMX31L Technical Data, Rev. 4.1
64
Freescale Semiconductor
Electrical Characteristics
4.3.15.3
Interface to Sharp HR-TFT Panels
Figure 50 depicts the Sharp HR-TFT panel interface timing, and Table 49 lists the timing parameters. The
CLS_RISE_DELAY, CLS_FALL_DELAY, PS_FALL_DELAY, PS_RISE_DELAY,
REV_TOGGLE_DELAY parameters are defined in the SDC_SHARP_CONF_1 and
SDC_SHARP_CONF_2 registers. For other Sharp interface timing characteristics, refer to
Section 4.3.15.2.2, “Interface to Active Matrix TFT LCD Panels, Electrical Characteristics.” The timing
images correspond to straight polarity of the Sharp signals.
Figure 50. Sharp HR-TFT Panel Interface Timing Diagram—Pixel Level
2 Display interface clock down time
3 Display interface clock up time
where CEIL(X) rounds the elements of X to the nearest integers towards infinity.
Tdicd
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_DOWN_WR
HSP_CLK_PERIOD
---------------------------------------------------------------------------------
=
Tdicu
1
2
---T
HSP_CLK
ceil
2 DISP3_IF_CLK_UP_WR
HSP_CLK_PERIOD
----------------------------------------------------------------------
=
D1
D2
DISPB_D3_CLK
DISPB_D3_DATA
DISPB_D3_SPL
DISPB_D3_HSYNC
DISPB_D3_CLS
DISPB_D3_PS
DISPB_D3_REV
1 DISPB_D3_CLK period
IP26
D320
Horizontal timing
IP22
IP23
IP25
IP21
IP24
Example is drawn with FW+1=320 pixel/line, FH+1=240 lines.
SPL pulse width is fixed and aligned to the first data of the line.
REV toggles every HSYNC period.
Because
of
an
order
from
the
United
States
International
Trade
Commission,
BGA-packaged
product
lines
and
part
numbers
indicated
here
currently
are
not
available
from
Freescale
for
import
or
sale
in
the
United
States
prior
to
September
2010:
i.MX31
Product
Family
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