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参数资料
| 型号： | MCIMX351AJQ5CR2 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 92/147页 |
| 文件大小： | 0K |
| 描述： | MULTIMEDIA PROCESSOR 400-MAPBGA |
| 标准包装： | 1,000 |
| 系列： | i.MX35 |
| 核心处理器： | ARM11 |
| 芯体尺寸： | 32-位 |
| 速度： | 532MHz |
| 连通性： | 1 线，CAN，EBI/EMI，以太网，I²C，MMC，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 96 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.33 V ~ 1.47 V |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 400-LFBGA |
| 包装： | 带卷 (TR) |
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i.MX35 Applications Processors for Automotive Products, Rev. 10
Freescale Semiconductor
49
NOTE
Test conditions are: pin voltage 1.7 V–1.95 V, capacitance 15 pF for all pins
(both DDR and non-DDR pins), drive strength is high (7.2 mA). “High” is
defined as 80% of signal value and “low” is defined as 20% of signal value.
SDR SDRAM CLK parameters are measured from the 50% point—that is,
“high” is defined as 50% of signal value, and “low” is defined as 50% of
signal value. tCH + tCL will not exceed 7.5 ns for 133 MHz. DDR SDRAM
CLK parameters are measured at the crossing point of SDCLK and SDCLK
(inverted clock).
The timing parameters are similar to the ones used in SDRAM data sheets.
Table 36 indicates SDRAM requirements. All output signals are driven by
the ESDCTL at the negative edge of SDCLK, and the parameters are
measured at maximum memory frequency.
Figure 29. SDRAM Refresh Timing Diagram
Table 37. SDRAM Refresh Timing Parameters
ID
Parameter
Symbol
Min.
Max.
Unit
SD1
SDRAM clock high-level width
tCH
3.4
4.1
ns
SD2
SDRAM clock low-level width
tCL
3.4
4.1
ns
SD3
SDRAM clock cycle time
tCK
7.5
—
ns
SD6
Address setup time
tAS
1.8
—
ns
CS
CAS
WE
RAS
ADDR
BA
ROW/BA
SD6
SD7
SD11
SD10
SDCLK
SD1
SD2
SDCLK
SD3
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PDF描述 |
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参数描述 |
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| MCIMX353CJQ5C | 功能描述:处理器 - 专门应用 RINGO MX35 TO2.1 RoHS:否 制造商:Freescale Semiconductor 类型:Multimedia Applications 核心:ARM Cortex A9 处理器系列:i.MX6 数据总线宽度:32 bit 最大时钟频率:1 GHz 指令/数据缓存: 数据 RAM 大小:128 KB 数据 ROM 大小: 工作电源电压: 最大工作温度:+ 95 C 安装风格:SMD/SMT 封装 / 箱体:MAPBGA-432 |
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