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参数资料
| 型号： | MCIMX353DJQ5C |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 107/147页 |
| 文件大小： | 0K |
| 描述： | MULTIMEDIA PROCESSOR 400-MAPBGA |
| 标准包装： | 90 |
| 系列： | i.MX35 |
| 核心处理器： | ARM11 |
| 芯体尺寸： | 32-位 |
| 速度： | 532MHz |
| 连通性： | 1 线，CAN，EBI/EMI，以太网，I²C，MMC，SPI，SSI，UART/USART，USB OTG |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 96 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 128K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.33 V ~ 1.47 V |
| 振荡器型： | 外部 |
| 工作温度： | -20°C ~ 70°C |
| 封装/外壳： | 400-LFBGA |
| 包装： | 托盘 |
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i.MX35 Applications Processors for Industrial and Consumer Products, Rev. 10
Freescale Semiconductor
62
4.9.8.3
MII Transmit Signal Timing
The transmitter timing signals consist of FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER, and
FEC_TX_CLK. The transmitter functions correctly up to a FEC_TX_CLK maximum frequency of
25 MHz + 1%. There is no minimum frequency requirement. Additionally, the processor clock frequency
must exceed twice the FEC_TX_CLK frequency. Table 49 lists MII transmit channel timings.
1 FEC_TX_EN, FEC_TX_CLK, and FEC_TXD0 have the same timing when in 10 Mbps 7-wire interface mode.
Figure 40. MII Transmit Signal Timing Diagram
4.9.8.4
MII Asynchronous Inputs Signal Timing
The MII asynchronous timing signals are FEC_CRS and FEC_COL. Table 50 lists MII asynchronous
inputs signal timing.
1 FEC_COL has the same timing in 10 Mbit 7-wire interface mode.
Table 49. MII Transmit Signal Timing
Num
Characteristic1
Min.
Max.
Unit
M5
FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER
invalid
5—
ns
M6
FEC_TX_CLK to FEC_TXD[3:0], FEC_TX_EN, FEC_TX_ER
valid
—20
ns
M7
FEC_TX_CLK pulse width high
35%
65%
FEC_TX_CLK period
M8
FEC_TX_CLK pulse width low
35%
65%
FEC_TX_CLK period
Table 50. MII Asynch Inputs Signal Timing
Num
Characteristic
Min.
Max.
Unit
M91
FEC_CRS to FEC_COL minimum pulse width
1.5
—
FEC_TX_CLK period
FEC_TX_CLK (input)
FEC_TXD[3:0] (outputs)
FEC_TX_EN
FEC_TX_ER
M7
M8
M5
M6
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