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参数资料
| 型号： | MCM16Z2BCFC20B1 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MICROCONTROLLER, PQFP132 |
| 封装： | PLASTIC, QFP-132 |
| 文件页数： | 497/500页 |
| 文件大小： | 5695K |
| 代理商： | MCM16Z2BCFC20B1 |
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MOTOROLA
CENTRAL PROCESSING UNIT
M68HC16 Z SERIES
4-36
USER’S MANUAL
4.11 Execution Process
Fetched opcodes are latched into stage A, then advanced to stage B. Opcodes are
evaluated in stage B. The execution unit can access operands in either stage A or
stage B (stage B accesses are limited to 8-bit operands). When execution is complete,
opcodes are moved from stage B to stage C, where they remain until the next instruc-
tion is complete.
A prefetch mechanism in the microsequencer reads instruction words from memory
and increments the program counter. When instruction execution begins, the program
counter points to an address six bytes after the address of the first word of the instruc-
tion being executed.
The number of machine cycles necessary to complete an execution sequence varies
according to the complexity of the instruction. Refer to the
CPU16 Reference Manual
(CPU16RM/AD) for details.
4.11.1 Changes in Program Flow
When program flow changes, instructions are fetched from a new address. Before ex-
ecution can begin at the new address, instructions and operands from the previous in-
struction stream must be removed from the pipeline. If a change in flow is temporary,
a return address must be stored, so that execution of the original instruction stream
can resume after the change in flow.
When an instruction that causes a change in program flow executes, PK : PC point to
the address of the first word of the instruction + $0006. During execution of the instruc-
tion, PK : PC is loaded with the address of the first instruction word in the new instruc-
tion stream. However, stages A and B still contain words from the old instruction
stream. Extra processing steps must be performed before execution from the new in-
struction stream.
4.12 Instruction Timing
The execution time of CPU16 instructions has three components:
Bus cycles required to prefetch the next instruction
Bus cycles required for operand accesses
Time required for internal operations
A bus cycle requires a minimum of two system clock periods. If the access time of a
memory device is greater than two clock periods, bus cycles are longer. However, all
bus cycles must be an integer number of clock periods. CPU16 internal operations are
always an integer multiple of two clock periods.
Dynamic bus sizing affects bus cycle time. The integration module manages all ac-
cesses. Refer to SECTION 5 SYSTEM INTEGRATION MODULE for more informa-
tion.
The CPU16 does not execute more than one instruction at a time. The total time re-
quired to execute a particular instruction stream can be calculated by summing the in-
dividual execution times of each instruction in the stream.
相关PDF资料 |
PDF描述 |
|---|---|
| MCK68HC16Z4VFC25 | 16-BIT, MICROCONTROLLER, PQFP132 |
| MC68LC302PU16 | 32-BIT, 16.67 MHz, RISC MICROCONTROLLER, PQFP100 |
| MC68HC11KA1VFN4 | 8-BIT, EEPROM, 4 MHz, MICROCONTROLLER, PQCC68 |
| MC68HC11KA3MFN4 | 8-BIT, MROM, 4 MHz, MICROCONTROLLER, PQCC68 |
| MC68B09ECP | 8-BIT, 2 MHz, MICROPROCESSOR, PDIP40 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MCM16Z2BCFC25 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:M68HC16Z Series users manual |
| MCM16Z2BCFC25B1 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:M68HC16Z Series |
| MCM16Z2BCPV16 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:M68HC16Z Series |
| MCM16Z2BCPV16B1 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Symbols and Operators, CPU16 Register Mnemonics |
| MCM16Z2BCPV20 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:M68HC16Z Series |
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