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参数资料
| 型号： | MF280C51-12R |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 |
| 文件页数： | 10/290页 |
| 文件大小： | 4178K |
| 代理商： | MF280C51-12R |
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Memory Interface
ARM DDI 0165B
Copyright 2000 ARM Limited. All rights reserved.
4-31
4.12
Use of CLKEN to control bus cycles
The pipelined nature of the ARM9E-S bus interface means that there is a distinction
between clock cycles and bus cycles. You can use CLKEN to stretch a bus cycle, so that
it lasts for many clock cycles. The CLKEN input extends the timing of bus cycles in
increments of complete CLK cycles:
when CLKEN is HIGH on the rising edge of CLK, a bus cycle completes
when CLKEN is sampled LOW, the bus cycle is extended.
The CLKEN input extends bus cycles on both the instruction and data interfaces when
asserted.
In the pipeline, the address class signals and the memory request signals are ahead of
the data transfer by one bus cycle. In a system using CLKEN this can be more than one
CLK cycle. This is illustrated in Figure 4-12, which shows CLKEN being used to
extend a nonsequential cycle. In the example, the first N cycle is followed by another
N cycle to an unrelated address, and the address for the second access is broadcast
before the first access completes.
Figure 4-12 Use of CLKEN
Note
When designing a memory controller, you must sample the values of InMREQ, ISEQ,
DnMREQ, DSEQ, DMORE, and the address class signals only when CLKEN is
HIGH. This ensures that the state of the memory controller is not accidentally updated
CLK
Address class
signals
DnMREQ,
DSEQ,
DMORE
RDATA[31:0]
(Read)
Address 1
N cycle
Read
data 1
First bus cycle
Address 2
CLKEN
Next address
N cycle
Next cycle type
Read
data 2
Second bus cycle
相关PDF资料 |
PDF描述 |
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| MR83C154DTXXX-20/883 | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
相关代理商/技术参数 |
参数描述 |
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