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参数资料
| 型号： | MK2049-36SI |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 155.52 MHz, OTHER CLOCK GENERATOR, PDSO20 |
| 封装： | 0.300 INCH, SOIC-20 |
| 文件页数： | 6/7页 |
| 文件大小： | 137K |
| 代理商： | MK2049-36SI |
3.3 Volt Communications Clock PLL
MDS 2049-36 D
6
Revision 031505
Integrated Circuit Systems, Inc.
525 Race Street, San Jose, CA 95126 tel (408) 297-1201
www.icst.com
MK2049-36
DC Electrical Characteristics
Unless stated otherwise, VDD = 3.3V ±5%, Ambient Temperature -40 to +85
°C
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3V ±5%, Ambient Temperature -40 to +85
° C
Note 1: For loop timing modes and buffer modes, see tables on page 3 for required input clock frequencies
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Operating Voltage
VDD
3.15
3.3
3.45
V
Input High Voltage
VIH
2V
Input Low Voltage
VIL
0.8
V
Output High Voltage
(CMOS Level)
VOH
IOH = -4 mA
VDD-0.4
V
Output High Voltage
VOH
IOH = -8 mA
2.4
V
Output Low Voltage
VOL
IOL = 8 mA
0.4
V
Operating Supply Current
IDD
No Load, VDD=3.3 V
7
mA
Short Circuit Current
IOS
Each Output
±50
mA
Input Capacitance
CIN
FS3:0
5
pF
Internal Pull-up Resistor
RPU
350
k
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
External Mode, Note 1
ICLK
8kHz
Input Clock Pulse Width
tpi
10
ns
Propagation Delay
ICLK to 8 kHz
7
ns
Delay, CLK/2 after CLK
1
ns
Output Clock Rise Time
tOR
0.8 to 2.0 V
2
ns
Output Fall Time
tOF
2.0 to 0.8 V
2
ns
Output Clock Duty Cycle, High
Time
at VDD/2, except 8 kHz
40
60
%
Actual mean frequency error
versus target
Any clock selection
0
ppm
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PDF描述 |
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参数描述 |
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