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参数资料
| 型号： | MK2069-01GITR |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 160 MHz, OTHER CLOCK GENERATOR, PDSO56 |
| 封装： | 6.10 MM, 0.50 MM PITCH, TSSOP-56 |
| 文件页数： | 12/21页 |
| 文件大小： | 411K |
| 代理商： | MK2069-01GITR |
MK2069-01
VCXO-BASED LINE CARD CLOCK SYNCHRONIZER
VCXO AND SYNTHESIZER
IDT VCXO-BASED LINE CARD CLOCK SYNCHRONIZER
2
MK2069-01
REV K 051310
Pin Assignment
Input Selection Tables
Input Mux Selection Table
VCXO PLL Reference Divider Selection Table
VCXO PLL Feedback Divider Selection
VCXO PLL Scaling Divider Selection Table
Translator PLL Reference Divider Selection Table
Translator PLL Feedback Divider Selection
Translator PLL Scaling Divider Selection Table
MX1 MX0
Input Selection
00
ICLK0
01
ICLK0
10
ICLK1
11
ICLK2
RV1
RV0
RV Divider Ratio
00
4
01
128
10
2
11
1
21
FV0
22
FV1
23
FV2
24
FV3
1
ST0
2
ST1
3
RT 0
4
RT 1
5
FT 0
6
FT 1
7
FT 2
8
FT 3
9
FT 4
10
FT 5
11
RV 0
12
VD D T
13
GN D T
14
X1
15
V DDV
16
X2
17
G NDV
18
LF R
19
LF
20
ISET
25
FV4
26
FV5
27
FV6
28
FV7
36
35
34
33
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
32
31
30
29
CL R
IC L K 0
IC L K 2
MX 1
SV2
SV1
SV0
RV 1
MX 0
IC L K 1
OE L
OE T
OE V
OE R
VD D
LD
TC LK
V DDP
VC L K
GN D P
RCL K
LD R
GN D
LD C
FV 1 1
FV 1 0
FV 9
FV 8
M
K
2069-
0
1
FV11:0 FV Divider Ratio
Notes
0...00
2
For FV addresses 0 to 4094,
FV Divide = Address + 2
0...01
3
::
1...10
4096
1...11
1
SV2
SV1
SV0
SV Divider Ratio
000
4
001
6
010
8
011
10
100
12
101
2
110
16
111
1
RT1
RT0
RT Divider Ratio
00
2
01
3
10
4
11
1
FT5:0
FT Divider
Ratio
Notes
000000
2
For FT addresses 0 to 62,
FT Divide = Address + 2
000001
3
::
111110
64
111111
1
ST1
ST0
ST Divider Ratio
00
2
01
4
10
8
11
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PDF描述 |
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