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参数资料
| 型号： | MK2302S-01LF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 2302 SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| 封装： | 0.150 INCH, ROHS COMPLIANT, SOIC-8 |
| 文件页数： | 2/7页 |
| 文件大小： | 183K |
| 代理商： | MK2302S-01LF |
MK2302-01
MULTIPLIER AND ZERO DELAY BUFFER
ZDB AND MULTIPLIER
IDT MULTIPLIER AND ZERO DELAY BUFFER
2
MK2302-01
REV G 051310
Pin Assignment
Clock Multiplier Decoding Table 1
(Multiplies Input clock by shown amount)
Pin Descriptions
FBIN
ICLK
GND
VDD
S0
CLK1
CLK2
1
2
3
4
8
7
6
5
GND
S1
1
2
3
4
8
7
6
5
8 pin (150 mil) SOIC
FBIN
S1
S0
CLK1
CLK2
CLK1
0
2 X ICLK
ICLK
CLK1
0
1
4 X ICLK
2 X ICLK
CLK1
1
0
ICLK
ICLK/2
CLK1
1
8 X ICLK
4 X ICLK
CLK2
0
4 X ICLK
2 X ICLK
CLK2
0
1
8 X ICLK
4 X ICLK
CLK2
1
0
2 X ICLK
ICLK
CLK2
1
16 X ICLK
8 XICLK
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
FBIN
Input
Feedback clock input.
2
ICLK
Input
Reference clock input.
3
GND
Power
Connect to ground.
4
S0
Input
Select 0 for output clock per decoding table above. Pull-up.
5
S1
Input
Select 1 for output clock per decoding table above. Pull up.
6
CLK1
Output
Clock output per table above.
7
VDD
Power
Connect to +3.3 V or +5.0 V.
8
CLK2
Output
Clock output per table above. Low skew divide by two of pin 6 clock.
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PDF描述 |
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参数描述 |
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