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参数资料
| 型号： | MK2745-24ST |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 0.150 INCH, SOIC-16 |
| 文件页数： | 4/6页 |
| 文件大小： | 137K |
| 代理商： | MK2745-24ST |
DVD/MPEG CLOCK SOURCE
MDS 2745-24 D
4
Revision 042904
In te gr ated Circuit Systems ● 525 Ra ce Street, San Jose, CA 9512 6 ● tel (4 08) 297-1 201 ● www.icst.com
MK2745-24
DC Electrical Characteristics
VDD=3.3 V ±10%, Temp 0 to +70
° /-40 to +85° C
AC Electrical Characteristics
VDD = 3.3V ±10%, Temp 0 to +70
°/ -40 to +85° C
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Operating Voltage
VDD
3.0
5.5
V
Input High Voltage
VIH
CLKIN pin only
(VDD/2)+1
VDD/2
V
Input Low Voltage
VIL
CLKIN pin only
VDD/2
(VDD/2)-1
V
Input High Voltage
VIH
2V
Input Low Voltage
VIL
0.8
V
Output High Voltage
VOH
IOH = -18 mA
2.4
V
Output Low Voltage
VOL
IOL = 18 mA
0.4
V
Output High Voltage
VOH
IOH = -5 mA
VDD-0.4
V
Operating Supply Current
100 MHz, CLKIN
IDD
No Load
S1=S2=1
44
mA
Short Circuit Current
IOS
Each output
± 65
mA
Input Capacitance
CIN
S1, S1, FBIN
7
pF
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FBIN to CLKA1
S1=S2=1
20
160
MHz
Output Frequency
FBIN to CLKA1
S1=S2=1
20
160
MHz
Output Rise Time
tOR
0.8 to 2.0 V, CL=30 pF
1.5
ns
Output Fall Time
tOF
0.8 to 2.0 V, CL=30 pF
1.5
ns
Output Clock Duty Cycle
at 1.4V
40
50
60
%
Device-to-Device skew, equally
loaded
Rising edges at VDD/2
700
ps
Output-to-Output skew, equally
loaded
Rising edges at VDD/2
200
ps
Maximum Absolute Jitter
300
ps
Cycle-to-Cycle Jitter
30 pF loads
66.67 MHz outputs
400
ps
15 pF loads
66.67 MHz outputs
400
ps
相关PDF资料 |
PDF描述 |
|---|---|
| MK2745-24SILFT | PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
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参数描述 |
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