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参数资料
| 型号： | ML9042-01DVWA |
| 厂商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分类： | 显示控制器 |
| 英文描述： | 17 X 100 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC233 |
| 封装： | DIE-233 |
| 文件页数： | 4/58页 |
| 文件大小： | 558K |
| 代理商： | ML9042-01DVWA |
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FEDL9042-01
OKI Semiconductor
ML9042-xx
12/58
2) READ MODE (Timing for output to the CPU)
(VDD = 2.7 to 4.5 V, Ta = –40 to +85°C)
Parameter
Symbol
Min.
Typ.
Max.
Unit
RW/SI, RS1, RS0/CSB Setup Time
tB
40
—
ns
E/SHTB Pulse Width
tW
450
—
ns
RW/SI, RS1, RS0/CSB Hold Time
tA
10
—
ns
E/SHTB Rise Time
tr
—
125
ns
E/SHTB Fall Time
tf
—
125
ns
E/SHTB Pulse Width
tL
430
—
ns
E/SHTB Cycle Time
tC
1000
—
ns
DB0(SO) to DB7 Output Data Delay Time
tD
—
350
ns
DB0(SO) to DB7 Output Data Hold Time
tO
20
—
ns
Note: A load capacitance of each of DB0(SO) to DB7 must be 50 pF or less.
(VDD = 4.5 to 5.5 V, Ta = –40 to +85°C)
Parameter
Symbol
Min.
Typ.
Max.
Unit
RW/SI, RS1, RS0/CSB Setup Time
tB
40
—
ns
E/SHTB Pulse Width
tW
220
—
ns
RW/SI, RS1, RS0/CSB Hold Time
tA
10
—
ns
E/SHTB Rise Time
tr
—
125
ns
E/SHTB Fall Time
tf
—
125
ns
E/SHTB Pulse Width
tL
220
—
ns
E/SHTB Cycle Time
tC
500
—
ns
DB0(SO) to DB7 Output Data Delay Time
tD
—
250
ns
DB0(SO) to DB7 Output Data Hold Time
tO
20
—
ns
Note: A load capacitance of each of DB0(SO) to DB7 must be 50 pF or less.
RS1, RS0/CSB
VIH
VIL
VIH
VIL
VIH
VIL
VIH
0.8VDD
0.2VDD
0.8VDD
0.2VDD
RW/SI
E/SHTB
DB0(SO) to DB7
tL
tB
tW
tr
tf
tA
tO
tD
Output
Data
tC
相关PDF资料 |
PDF描述 |
|---|---|
| ML9042-01CVWA | 17 X 100 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC233 |
| ML9042-01DVWA | 17 X 100 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC233 |
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| ML9042-21CVWA | 17 X 100 DOTS DOT MAT LCD DRVR AND DSPL CTLR, UUC233 |
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参数描述 |
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