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参数资料
| 型号： | MPC8241LZP166D |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357 |
| 封装： | 25 X 25 MM, 1.27 MM HEIGHT, PLASTIC, BGA-357 |
| 文件页数： | 14/60页 |
| 文件大小： | 730K |
| 代理商： | MPC8241LZP166D |
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MOTOROLA
MPC8241 Integrated Processor Hardware Specifications
21
Electrical and Thermal Characteristics
Figure 11. Input/Output Timing Diagram Referenced to SDRAM_SYNC_IN
Figure 12. Input/Output Timing Diagram Referenced to PCI_SYNC_IN
11a
VM = midpoint voltage (1.4 V).
Memory
10b-d
Inputs/Outputs
13b
14b
VM
SDRAM_SYNC_IN
Input Timing
Output Timing
12b-d
2.0 V
0.8 V
2.0 V
Tos
11a = input hold time of SDRAM_SYNC_IN to memory.
12b-d = SDRAM_SYNC_IN to output valid timing.
13b = output hold time for non-PCI signals.
14b = SDRAM-SYNC_IN to output high-impedance timing for non-PCI signals.
Tos = offset timing required to align sys_logic_clk with SDRAM_SYNC_IN. The SDRAM_SYNC_IN signal
sys_logic_clk
VM
PCI_SYNC_IN
VM
is adjusted by the DLL to accommodate for internal delay. This causes SDRAM_SYNC_IN to be seen
before sys_logic_clk once the DLL locks, if no other accommodation is made for the delay.
(After DLL Locks
if no compensation
Notes:
10b-d = input signals valid timing.
for TOS is made)
Shown in 2:1 Mode
GVDD_OVDD
10a
11c
PCI_SYNC_IN
PCI
12a
13a
14a
GVDD_OVDD
0.285
Input Timing
Output Timing
Inputs/Outputs
2
GVDD_OVDD
2
GVDD_OVDD
2
0.4 x
GVDD_OVDD x
0.615
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