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参数资料
| 型号： | MPC8321EZQAFDCA |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 333 MHz, RISC PROCESSOR, PBGA516 |
| 封装： | 27 X 27 MM, 2.25 MM HEIGHT, 1 MM PITCH, PLASTIC, PBGA-516 |
| 文件页数： | 5/82页 |
| 文件大小： | 1059K |
| 代理商： | MPC8321EZQAFDCA |
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MPC8323E PowerQUICC II Pro Integrated Communications Processor Family Hardware Specifications, Rev. 3
Freescale Semiconductor
13
DDR1 and DDR2 SDRAM
6
DDR1 and DDR2 SDRAM
This section describes the DC and AC electrical specifications for the DDR1 and DDR2 SDRAM interface
of the MPC8323E. Note that DDR1 SDRAM is Dn_GVDD(typ) = 2.5 V and DDR2 SDRAM is
Dn_GVDD(typ) = 1.8 V. The AC electrical specifications are the same for DDR1 and DDR2 SDRAM.
6.1
DDR1 and DDR2 SDRAM DC Electrical Characteristics
Table 12 provides the recommended operating conditions for the DDR2 SDRAM component(s) of the
MPC8323E when Dn_GVDD(typ) = 1.8 V.
Table 12. DDR2 SDRAM DC Electrical Characteristics for D
n
_GVDD(typ) = 1.8 V
Parameter/Condition
Symbol
Min
Max
Unit
Notes
I/O supply voltage
D
n
_GVDD
1.71
1.89
V
1
I/O reference voltage
MVREF
nREF
0.49
× Dn_GVDD
0.51
× Dn_GVDD
V2
I/O termination voltage
VTT
MVREF
nREF – 0.04
MVREF
nREF +0.04
V
3
Input high voltage
VIH
MVREF
nREF + 0.125
D
n
_GV
DD +0.3
V
—
Input low voltage
VIL
–0.3
MVREF
nREF – 0.125
V
—
Output leakage current
IOZ
–9.9
9.9
μA4
Output high current (VOUT = 1.35 V)
IOH
–13.4
—
mA
—
Output low current (VOUT = 0.280 V)
IOL
13.4
—
mA
—
Notes:
1. D
n
_GVDD is expected to be within 50 mV of the DRAM Dn_GVDD at all times.
2. MVREF
nREF is expected to be equal to 0.5 × Dn_GVDD, and to track Dn_GVDD DC variations as measured at the receiver.
Peak-to-peak noise on MVREF
nREF may not exceed ±2% of the DC value.
3. VTT is not applied directly to the device. It is the supply to which far end signal termination is made and is expected to be
equal to MVREF
nREF. This rail should track variations in the DC level of MVREFnREF.
4. Output leakage is measured with all outputs disabled, 0 V
≤ VOUT ≤ Dn_GVDD.
Table 13. DDR2 SDRAM Capacitance for D
n
_GVDD(typ) = 1.8 V
Parameter/Condition
Symbol
Min
Max
Unit
Notes
Input/output capacitance: DQ, DQS
CIO
68
pF
1
Delta input/output capacitance: DQ, DQS
CDIO
—0.5
pF
1
Note:
1. This parameter is sampled. D
n
_GV
DD = 1.8 V ± 0.090 V, f = 1 MHz, TA =25°C, VOUT = Dn_GVDD ÷ 2,
VOUT (peak-to-peak) = 0.2 V.
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