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参数资料
| 型号： | MPC8343EVRADD |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA620 |
| 封装： | 29 X 29 MM, 2.46 MM HEIGHT, 1 MM PITCH, LEAD FREE, PLASTIC, BGA-620 |
| 文件页数： | 64/84页 |
| 文件大小： | 1428K |
| 代理商： | MPC8343EVRADD |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页当前第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页
MPC8343E PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 12
Freescale Semiconductor
67
Clocking
NOTE
Core VCO frequency = core frequency
× VCO divider
VCO divider must be set properly so that the core VCO frequency is in the
range of 800–1800 MHz.
19.3
Suggested PLL Configurations
Table 54 shows suggested PLL configurations for 33 and 66 MHz input clocks, when CFG_CLKIN_DIV
is low at reset.
Table 53. e300 Core PLL Configuration
RCWL[COREPLL]
core_clk : csb_clk Ratio
VCO Divider1
1 Core VCO frequency = core frequency × VCO divider. The VCO divider must be set properly so that the core VCO frequency
is in the range of 800–1800 MHz.
0–1
2–5
6
nn
0000
n
PLL bypassed
(PLL off,
csb_clk clocks core directly)
PLL bypassed
(PLL off,
csb_clk clocks core directly)
00
0001
01:1
2
01
0001
01:1
4
10
0001
01:1
8
11
0001
01:1
8
00
0001
11.5:1
2
01
0001
11.5:1
4
10
0001
11.5:1
8
11
0001
11.5:1
8
00
0010
02:1
2
01
0010
02:1
4
10
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02:1
8
11
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02:1
8
00
0010
12.5:1
2
01
0010
12.5:1
4
10
0010
12.5:1
8
11
0010
12.5:1
8
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03:1
2
01
0011
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4
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8
11
0011
03:1
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PDF描述 |
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参数描述 |
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