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参数资料
| 型号： | MPC8349ZUAGF |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 400 MHz, MICROPROCESSOR, PBGA672 |
| 封装： | 35 X 35 MM, 1.46 MM HEIGHT, 1 MM PITCH, TBGA-672 |
| 文件页数： | 68/88页 |
| 文件大小： | 1014K |
| 代理商： | MPC8349ZUAGF |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页当前第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页
MPC8349E PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 10
70
Freescale Semiconductor
Clocking
19.2
Core PLL Configuration
RCWL[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the e300
core clock (core_clk). Table 57 shows the encodings for RCWL[COREPLL]. COREPLL values that are
not listed in Table 57 should be considered as reserved.
Table 56. CSB Frequency Options for Agent Mode
CFG_CLKIN_DIV
at Reset1
1 CFG_CLKIN_DIV doubles csb_clk if set high.
SPMF
csb_clk :
Input Clock
Ratio2
2 CLKIN is the input clock in host mode; PCI_CLK is the input clock in agent mode.
Input Clock Frequency (MHz)2
16.67
25
33.33
66.67
csb_clk Frequency (MHz)
Low
0010
2 : 1
133
Low
0011
3 : 1
100
200
Low
0100
4 : 1
100
133
266
Low
0101
5 : 1
125
166
333
Low
0110
6 : 1
100
150
200
Low
0111
7 : 1
116
175
233
Low
1000
8 : 1
133
200
266
Low
1001
9 : 1
150
225
300
Low
1010
10 : 1
166
250
333
Low
1011
11 : 1
183
275
Low
1100
12 : 1
200
300
Low
1101
13 : 1
216
325
Low
1110
14 : 1
233
Low
1111
15 : 1
250
Low
0000
16 : 1
266
High
0010
4 : 1
100
133
266
High
0011
6 : 1
100
150
200
High
0100
8 : 1
133
200
266
High
0101
10 : 1
166
250
333
High
0110
12 : 1
200
300
High
0111
14 : 1
233
High
1000
16 : 1
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