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参数资料
型号： MPC853TZT50
厂商： FREESCALE SEMICONDUCTOR INC
元件分类： 微控制器/微处理器
英文描述： 32-BIT, 50 MHz, RISC PROCESSOR, PBGA256
封装： PLASTIC, BGA-256
文件页数： 6/88页
文件大小： 1185K
代理商： MPC853TZT50
MPC853T Hardware Specification, Rev. 1
14
Freescale Semiconductor
Bus Signal Timing
Table 9 provides the bus operation timing for the MPC853T at 33, 40, 50, and 66 MHz.
The timing for the MPC853T bus shown assumes a 50-pF load for maximum delays and a 0-pF load for minimum
delays. CLKOUT assumes a 100-pF load maximum delay.
Table 8. Frequency Ranges for Standard Part Frequencies (2:1 Bus Mode)
Part Frequency
50 MHz
66 MHz
80 MHz
100 MHz
Min
Max
Min
Max
Min
Max
Min
Max
Core Frequency
40
50
40
66.67
40
80
40
100
Bus Frequency 2:1
20
25
20
33.33
20
40
20
50
Table 9. Bus Operation Timings
Num
Characteristic
33 MHz
40 MHz
50 MHz
66 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
B1
Bus period (CLKOUT), see Table 7
——
ns
B1a
EXTCLK to CLKOUT phase skew - If
CLKOUT is an integer multiple of
EXTCLK, then the rising edge of
EXTCLK is aligned with the rising edge
of CLKOUT. For a non-integer multiple
of EXTCLK, this synchronization is lost,
and the rising edges of EXTCLK and
CLKOUT have a continuously varying
phase skew.
–2
+2
–2
+2
–2
+2
–2
+2
ns
B1b
CLKOUT frequency jitter peak-to-peak
—
1
—
1
—
1
—
1
ns
B1c
Frequency jitter on EXTCLK 1
—0.50
—
0.50
—0.50
—
0.50
%
B1d
CLKOUT phase jitter peak-to-peak
for OSCLK
≥ 15 MHz
—4
ns
CLKOUT phase jitter peak-to-peak
for OSCLK < 15 MHz
—5
ns
B2
CLKOUT pulse width low
(MIN = 0.4
× B1, MAX = 0.6 × B1)
12.1
18.2
10.0
15.0
8.0
12.0
6.1
9.1
ns
B3
CLKOUT pulse width high
(MIN = 0.4
× B1, MAX = 0.6 × B1)
12.1
18.2
10.0
15.0
8.0
12.0
6.1
9.1
ns
B4
CLKOUT rise time
—
4.00
—
4.00
—
4.00
—
4.00
ns
B5
CLKOUT fall time
—
4.00
—
4.00
—
4.00
—
4.00
ns
B7
CLKOUT to A(0:31), BADDR(28:30),
RD/WR, BURST, D(0:31), DP(0:3)
output hold (MIN = 0.25
× B1)
7.60
—
6.30
—
5.00
—
3.80
—
ns
B7a
CLKOUT to TSIZ(0:1), REG, RSV, BDIP,
PTR output hold (MIN = 0.25
× B1)
7.60
—
6.30
—
5.00
—
3.80
—
ns
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参数描述
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