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参数资料
| 型号： | MPC8560PXAQLC |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 1000 MHz, RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 3.75 MM HEIGHT, 1 MM PITCH, FLIP CHIP, PLASTIC, BGA-783 |
| 文件页数： | 16/108页 |
| 文件大小： | 1379K |
| 代理商： | MPC8560PXAQLC |
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MPC8560 Integrated Processor Hardware Specifications, Rev. 4
Freescale Semiconductor
15
Clock Timing
4 Clock Timing
4.1 System Clock Timing
Table 7 provides the system clock (SYSCLK) AC timing specifications for the MPC8560.
4.2 TSEC Gigabit Reference Clock Timing
Table 7 provides the TSEC gigabit reference clock (EC_GTX_CLK125) AC timing specifications for the
MPC8560.
Table 7. SYSCLK AC Timing Specifications
Parameter/Condition
Symbol
Min
Typical
Max
Unit
Notes
SYSCLK frequency
fSYSCLK
——
166
MHz
1
SYSCLK cycle time
tSYSCLK
6.0
—
ns
SYSCLK rise and fall time
tKH, tKL
0.6
1.0
1.2
ns
2
SYSCLK duty cycle
tKHKL/tSYSCLK
40
—
60
%
3
SYSCLK jitter
—
+/- 150
ps
4, 5
Notes:
1.Caution: The CCB to SYSCLK ratio and e500 core to CCB ratio settings must be chosen such that the resulting SYSCLK
frequency, e500 (core) frequency, and CCB frequency do not exceed their respective maximum or minimum operating
frequencies. Refer to Section 15.2, “Platform/System PLL Ratio,” and Section 15.3, “e500 Core PLL Ratio,” for ratio
settings.
2. Rise and fall times for SYSCLK are measured at 0.6 V and 2.7 V.
3. Timing is guaranteed by design and characterization.
4. This represents the total input jitter—short term and long term—and is guaranteed by design.
5. For spread spectrum clocking, guidelines are +/-1% of the input frequency with a maximum of 60 kHz of modulation
regardless of the input frequency.
Table 8. EC_GTX_CLK125 AC Timing Specifications
Parameter/Condition
Symbol
Min
Typical
Max
Unit
Notes
EC_GTX_CLK125 frequency
fG125
—125
—
MHz
EC_GTX_CLK125 cycle time
tG125
—8—
ns
EC_GTX_CLK125 rise and fall time
LVDD=2.5
LVDD=3.3
tG125R, tG125F
——
0.75
1
ns
2
EC_GTX_CLK125 duty cycle
GMII, TBI
RGMII, RTBI
tG125H/tG125
45
47
—
55
53
%1,3
Notes:
1. Timing is guaranteed by design and characterization.
2. Rise and fall times for EC_GTX_CLK125 are measured from 0.5V and 2.0V for LVDD=2.5V, and from 0.6 and 2.7V for
LVDD=3.3V.
3. EC_GTX_CLK125 is used to generate GTX clock for TSEC transmitter with 2% degradation EC_GTX_CLK125 duty cycle
can be loosened from 47/53% as long as PHY device can tolerate the duty cycle generated by GTX_CLK of TSEC.
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PDF描述 |
|---|---|
| MK60X256VMD100 | FLASH, 100 MHz, RISC MICROCONTROLLER, PBGA144 |
| MB91264BPF-G-XXX | 32-BIT, MROM, 33 MHz, RISC MICROCONTROLLER, PQFP100 |
| MC68HC11PH8CFN3 | 8-BIT, MROM, 3 MHz, MICROCONTROLLER, PQCC84 |
| MB91F367GBPMT | 32-BIT, FLASH, 64 MHz, RISC MICROCONTROLLER, PQFP120 |
| MC9S12Q128VFU8 | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP80 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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