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参数资料
| 型号： | MPC8569ECVTAQLJB |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 1 MM PITCH, PLASTIC, BGA-783 |
| 文件页数： | 63/126页 |
| 文件大小： | 2847K |
| 代理商： | MPC8569ECVTAQLJB |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页当前第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页
Overall DC Electrical Characteristics
MPC8569E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
Freescale Semiconductor
41
The following table provides the PLL lock times.
Maximum rise/fall time of HRESET
—
1
SYSCLK
5
Minimum assertion time for SRESET
3
—
SYSCLK
4
PLL input setup time with stable SYSCLK before HRESET negation
2
—
SYSCLK
—
Input setup time for POR configurations (other than PLL configuration)
with respect to negation of HRESET
4
—
SYSCLK
4
Input hold time for all POR configurations (including PLL configuration)
with respect to negation of HRESET
8
—
SYSCLK
4
Maximum valid-to-high impedance time for actively driven POR
configurations with respect to negation of HRESET
—
5
SYSCLK
4
Note:
1. There may be some extra current leakage when driving signals high during this time.
2. Reset assertion timing requirements for DDR3 DRAMs may differ.
3. TRST is an asynchronous level sensitive signal. For guidance on how this requirement can be met, refer to the JTAG signal
termination guidelines in AN4232 MPC8569E PowerQUICC III Design Checklist.
4. SYSCLK is the primary clock input for the MPC8569E.
5. System/board must be designed to ensure the input requirement to the device is achieved. Proper device operation is
guaranteed for inputs meeting this requirement by design, simulation, characterization, or functional testing.
Table 6. PLL Lock Times
Parameter
Min
Max
Unit
Core PLL lock time
—
100
μs
Platform PLL lock time
—
100
μs
QUICC Engine block PLL lock time
—
100
μs
DDR PLL lock times
—
100
μs
Table 5. RESET Initialization Timing Specifications (continued)
Parameter
Min
Max
Unit
Notes
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PDF描述 |
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参数描述 |
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