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参数资料
| 型号： | MPC880ZP80 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 80 MHz, RISC PROCESSOR, PBGA357 |
| 封装： | 25 X 25 MM, 1.27 MM PITCH, PLASTIC, MS-034BAK-1, BGA-357 |
| 文件页数： | 8/92页 |
| 文件大小： | 1499K |
| 代理商： | MPC880ZP80 |
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16
MPC885/MPC880 Hardware Specifications
MOTOROLA
PRELIMINARY—SUBJECT TO CHANGE WITHOUT NOTICE
Bus Signal Timing
Table 9 provides the timings for the MPC885/880 at 33-, 40-, 66-, and 80-MHz bus operation.
The timing for the MPC885/880 bus shown assumes a 50-pF load for maximum delays and a 0-pF load for
minimum delays. CLKOUT assumes a 100-pF load maximum delay.
Table 7. Frequency Ranges for Standard Part Frequencies (1:1 Bus Mode)
Part Frequency
66 MHz
80 MHz
Min
Max
Min
Max
Core frequency
40
66.67
40
80
Bus frequency
40
66.67
40
80
Table 8. Frequency Ranges for Standard Part Frequencies (2:1 Bus Mode)
Part Frequency
66 MHz
80 MHz
133 MHz
Min
Max
Min
Max
Min
Max
Core frequency
40
66.67
40
80
40
133
Bus frequency
20
33.33
20
40
20
66
Table 9. Bus Operation Timings
Num
Characteristic
33 MHz
40 MHz
66 MHz
80 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
B1
Bus period (CLKOUT), see Table 7
————————
ns
B1a
EXTCLK to CLKOUT phase skew
–2
+2
–2
+2
–2
+2
–2
+2
ns
B1b
CLKOUT frequency jitter peak-to-peak
—
1
—
1
—
1
—
1
ns
B1c
Frequency jitter on EXTCLK
—
0.50
—
0.50
—
0.50
—
0.50
%
B1d
CLKOUT phase jitter peak-to-peak
for OSCLK
≥ 15 MHz
—4
ns
CLKOUT phase jitter peak-to-peak
for OSCLK < 15 MHz
—5
–
5
—5
ns
B2
CLKOUT pulse width low
(MIN = 0.4
× B1, MAX = 0.6 × B1)
12.1
18.2
10.0
15.0
6.1
9.1
5.0
7.5
ns
B3
CLKOUT pulse width high
(MIN = 0.4
× B1, MAX = 0.6 × B1)
12.1
18.2
10.0
15.0
6.1
9.1
5.0
7.5
ns
B4
CLKOUT rise time
—
4.00
—
4.00
—
4.00
—
4.00
ns
B5
CLKOUT fall time
—
4.00
—
4.00
—
4.00
—
4.00
ns
B7
CLKOUT to A(0:31), BADDR(28:30),
RD/WR, BURST, D(0:31) output hold
(MIN = 0.25
× B1)
7.60
—
6.30
—
3.80
—
3.13
—
ns
B7a
CLKOUT to TSIZ(0:1), REG, RSV, BDIP,
PTR output hold (MIN = 0.25
× B1)
7.60
—
6.30
—
3.80
—
3.13
—
ns
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