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参数资料
| 型号： | MSM6636GS-K |
| 厂商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 1 CHANNEL(S), 41.6K bps, LOCAL AREA NETWORK CONTROLLER, PDSO24 |
| 封装： | 0.430 INCH, 1.27 MM PITCH, PLASTIC, SOP-24 |
| 文件页数： | 53/73页 |
| 文件大小： | 646K |
| 代理商： | MSM6636GS-K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页当前第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页
MSM6636/6636B User’s Manual
Electrical Characteristics
7 – 6
7.4.2 CPU Interface Timing
1)
MSM6636
Serial Interface Timing between CPUs
Clock synchronous serial
DV
DD = AVDD = 5 V ±10%, Ta = –40 to +125°C
Parameter
Symbol
Min.
Typ.
Max.
Unit
OSC0 (source oscillation) Pulse Cycle
t
φ
62
—
500
ns
Period of SCLK Low
t
CKLW
8t
φ
——
ns
Period of SCLK High
t
CKHW
8t
φ
——
ns
Setup Time, RXD High/Low to SCLK High
t
SRS
4t
φ
——
ns
Hold Time, SCLK High to RXD High/Low
t
SRH
4t
φ
——
ns
Output Delay Time, SCLK High to TXD High/Low
t
STD
4t
φ
—6t
φ + 100
ns
Setup Time, A-D High/Low to SCLK High
t
AS
0—
—
ns
Hold Time, SCLK High to A-D High/Low
t
AH
8t
φ
——
ns
Time Interval between SCLK Frames
*1
t
INT1
8t
φ
——
ns
Time Interval between SCLK Frames
*2
t
INT2
16t
φ
——
ns
t
CKLW
t
CKHW
t
STD
t
INT1, 2
Final SCLK Rise of 1 Frame
tφ
OSC0
SCLK
t
SRS
t
SRH
RXD
SCLK
TXD
A-D
t
AS
t
AH
*1 Between “Communication type (WR) and address setting” frame and “WR data” frame.
Between one “WR data” frame and the next “WR data” frame during continuous WR.
*2 Between “Communication type (RD) and address setting” frame and “RD data” frame.
Between one “RD data” frame and the next “RD data” frame during continuous RD.
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
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