参数资料
| 型号： | NB3N3010BDG |
| 厂商： | ON Semiconductor |
| 文件页数： | 6/9页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GENERATOR PLL 8SOIC |
| 标准包装： | 98 |
| 类型： | 时钟/频率发生器 |
| PLL： | 无 |
| 主要目的： | USB 应用 |
| 输入： | 时钟 |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 12.288MHz |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOICN |
| 包装： | 管件 |
NB3N3010B
http://onsemi.com
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CFILT for 1.8 V Regulator
CFILT
1.8 V
Regulator
220 270 nF
Figure 4. CFILT Capacitor
A low noise 1.8 V LDO/Regulator is integrated to provide
a clean supply for the CLKA/CLKB output buffers. The
LDO requires a decoupling capacitor in the range of 220 nF
to 270 nF for compensation and high frequency PSR, and
should be located near the device. The purpose of this design
technique is to isolate the high switching noise of the digital
outputs from the relatively sensitive internal analog
phaselocked loop.
Figure 5. REF Input Timing Diagram
REF
tREF
TjitterREF
tREFH
Figure 6. Clock Output Timing Diagram
Tper
TjitterPER
Tcyc
tMCLKL
tMCLKH
Tjittercyc
Tf
20%
80%
CLK A, CLK B
VDD
0.1 mF
GND
CLKA
CLKB
15 pF
Figure 7. Test Circuit
Bypass Capacitor Close to Pin
HiZ Probe
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