参数资料
| 型号： | NB7N017MMNR2G |
| 厂商： | ON Semiconductor |
| 文件页数： | 8/19页 |
| 文件大小： | 0K |
| 描述： | IC DIVIDER 8BIT DUAL CML 52-QFN |
| 标准包装： | 2,000 |
| 类型： | 时钟除法器 |
| PLL： | 无 |
| 输入： | CML，ECL，LVCMOS，LVDS，LVTTL |
| 输出： | CML |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 3.5GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | ±3 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 52-VFQFN 裸露焊盘 |
| 供应商设备封装： | 52-QFN（8x8） |
| 包装： | 带卷 (TR) |
NB7N017M
http://onsemi.com
16
Figure 15. Timing Diagram for SEL Input
(Before Critical Rising Edge of CLK)
MR
CLK
SEL
Pa[7:0]
Pb[7:0]
PLa
PLb
TC[7:0]
03
02
delay
d=4
d=3
Figure 16. Timing Diagram for SEL Input
(After Critical Rising Edge of CLK)
MR
CLK
SEL
Pa[7:0]
Pb[7:0]
PLa
PLb
TC[7:0]
03
02
delay
d=4
d=3
Figure 17. Timing Diagram Relating PLa, PLb, Pa(0:7), Pb(0:7)
MR
CLK
Pa[7:0]
PLa
Pa_INT[7:0]
Pb[7:0]
PLb
Pb_INT[7:0]
SEL
MUX_INT[7:0]
01
02
03
04
05
06
07
08
255
2
5
6
7
103
201
255
10
151
27
43
176
255
201
151
27
43
255
2
5 151
27
43
Pb/PLb have the same functionality as Pa/PLa
MUX_OUT is the output of the internal MUX
d=3
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PDF描述 |
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