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参数资料
| 型号： | NT5DS64M4AW-7K |
| 厂商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 256Mb Double Data Rate SDRAM |
| 中文描述： | 256MB双数据速率SDRAM |
| 文件页数： | 63/78页 |
| 文件大小： | 1534K |
| 代理商： | NT5DS64M4AW-7K |
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256Mb Double Data Rate SDRAM
REV 1.1
12/2001
63
NANYA TECHNOLOGY CORP
. All rights reserved.
NANYA TECHNOLOGY CORP. reserves the right to change Products and Specifications without notice.
Data Input (Write)
(Timing Burst Length = 4)
Data Output (Read)
(Timing Burst Length = 4)
t
DH
t
DS
t
DH
t
DS
t
DSL
DI n = Data In for column n.
3 subsequent elements of data in are applied in programmed order following DI n.
DI n
DQS
DQ
DM
Don’t Care
t
DSH
t
DQSQ
(max)occurs when DQS is the earliest among DQS and DQ signals to transition.
DQS
DQ
t
DQSQ
t
DQSQ
t
QH1
Data Output hold time from Data Strobe is shown as t
QH
. t
is a function of the clock high or low time (t
HP
)
for that given clock cycle. Note correlation of t
HP
to t
QH
in the diagram above (t
HP1
to t
QH1
, etc.).
t
QH2
t
DQSQ
t
QH3
t
QH4
t
DQSQ
CK
CK
t
HP
t
HP
t
HP
t
HP1
t
HP2
t
HP3
t
HP4
t
is the half cycle pulse width for each half cycle clock. t
HP
is referenced to the clock duty cycle only
and not to the data strobe (DQS) duty cycle.
相关PDF资料 |
PDF描述 |
|---|---|
| NT5DS64M4AW-8B | 256Mb Double Data Rate SDRAM |
| NT5DS32M8AW | 256Mb DDR333/300 SDRAM |
| NT5DS32M8AW-6 | 256Mb DDR333/300 SDRAM |
| NT5DS32M8AW-66 | 256Mb DDR333/300 SDRAM |
| NT5DS64M4AT | 256Mb DDR333/300 SDRAM |
相关代理商/技术参数 |
参数描述 |
|---|---|
| NT5DS64M4AW-8B | 制造商:未知厂家 制造商全称:未知厂家 功能描述:256Mb Double Data Rate SDRAM |
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