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参数资料
| 型号： | PCA9674APW,112 |
| 厂商： | NXP Semiconductors |
| 文件页数： | 17/40页 |
| 文件大小： | 0K |
| 描述： | IC I/O EXPANDER I2C 8B 16TSSOP |
| 标准包装： | 96 |
| 接口： | I²C |
| 输入/输出数： | 8 |
| 中断输出： | 是 |
| 频率 - 时钟： | 1MHz |
| 电源电压： | 2.3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 16-TSSOP |
| 包装： | 管件 |
| 包括： | POR |
| 其它名称： | 935282743112 PCA9674APW PCA9674APW-ND |
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PCA9674_PCA9674A
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NXP B.V. 2013. All rights reserved.
Product data sheet
Rev. 7 — 30 May 2013
24 of 40
NXP Semiconductors
PCA9674; PCA9674A
Remote 8-bit I/O expander for Fm+ I2C-bus with interrupt
14. Dynamic characteristics
[1]
tVD;ACK = time for Acknowledgement signal from SCL LOW to SDA (out) LOW.
[2]
tVD;DAT = minimum time for SDA data out to be valid following SCL LOW.
[3]
Cb = total capacitance of one bus line in pF.
[4]
A master device must internally provide a hold time of at least 300 ns for the SDA signal (refer to the VIL of the SCL signal) in order to
bridge the undefined region SCL’s falling edge.
[5]
The maximum tf for the SDA and SCL bus lines is specified at 300 ns. The maximum fall time for the SDA output stage tf is specified at
250 ns. This allows series protection resistors to be connected between the SDA and the SCL pins and the SDA/SCL bus lines without
exceeding the maximum specified tf.
[6]
Input filters on the SDA and SCL inputs suppress noise spikes less than 50 ns.
Table 10.
Dynamic characteristics
VDD = 2.3 V to 5.5 V; VSS =0V; Tamb = 40 Cto+85 C; unless otherwise specified.
Symbol Parameter
Conditions
Standard mode
I2C-bus
Fast mode
I2C-bus
Fast-mode Plus
I2C-bus
Unit
Min
Max
Min
Max
Min
Max
fSCL
SCL clock frequency
0
100
0
400
0
1000
kHz
tBUF
bus free time between a
STOP and START condition
4.7
-
1.3
-
0.5
-
s
tHD;STA
hold time (repeated) START
condition
4.0
-
0.6
-
0.26
-
s
tSU;STA
set-up time for a repeated
START condition
4.7
-
0.6
-
0.26
-
s
tSU;STO
set-up time for STOP
condition
4.0
-
0.6
-
0.26
-
s
tHD;DAT
data hold time
0
-
0
-
0
-
ns
tVD;ACK
data valid acknowledge time
0.3
3.45
0.1
0.9
0.05
0.45
s
tVD;DAT
data valid time
300
-
50
-
50
450
ns
tSU;DAT
data set-up time
250
-
100
-
50
-
ns
tLOW
LOW period of the SCL clock
4.7
-
1.3
-
0.5
-
s
tHIGH
HIGH period of the SCL clock
4.0
-
0.6
-
0.26
-
s
tf
fall time of both SDA and SCL
signals
-
300
20 + 0.1Cb[3]
300
-
120
ns
tr
rise time of both SDA and
SCL signals
-
1000
20 + 0.1Cb[3]
300
-
120
ns
tSP
pulse width of spikes that
must be suppressed by the
input filter
-50
-
50
-
50
ns
tv(Q)
data output valid time
-
4
-
4
-
4
s
tsu(D)
data input set-up time
0
-
0
-
0
-
s
th(D)
data input hold time
4
-
4
-
4
-
s
tv(INT)
valid time on pin INT
from port
to INT
-4
-
4
-
4
s
trst(INT)
reset time on pin INT
from SCL
to INT
-4
-
4
-
4
s
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