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参数资料
| 型号： | PDM31564SA8TTY |
| 厂商： | IXYS CORP |
| 元件分类： | SRAM |
| 英文描述： | 256K X 16 STANDARD SRAM, 8 ns, PDSO44 |
| 封装： | PLASTIC, TSOP2-44 |
| 文件页数： | 8/9页 |
| 文件大小： | 365K |
| 代理商： | PDM31564SA8TTY |
PDM31564
8
Rev. 1.2 - 3/31/98
PRELIMINARY
AC Electrical Characteristics
* VCC = 3.3v +5%
Description
-8*
-10*
-12
-15
-20
WRITE Cycle
Sym
Min. Max Min. Max Min. Max. Min. Max. Min. Max. Unit
WRITE cycle time
tWC
8
—
10—12—15—20—
ns
Chip enable to end of write
tCW
7—8—
10
—
11
—
13
—
ns
Address valid to end of write
tAW
7—8—
10
—
11
—
13
—
ns
Byte pulse width
tBW
7—8—
10
—
12
—
13
—
ns
Address setup time
tAS
0—0—0—0—0—
ns
Address hold from end of write
tAH
0—0—0—0—0—
ns
Write pulse width
tWP
7—8—8—9—
10
—
ns
Data setup time
tDS
5—6—7—8—9—
ns
Data hold time
tDH
0—0—0—0—0—
ns
Byte disable to output in low Z(1, 3, 4)
tLZBE
0—0—0—0—0—
ns
Byte enable to output in high Z(1, 3, 4)
tHZBE
—6—6—7—8—9
ns
Output disable to output in low Z(1, 3, 4)
tLZOE
0—0—0—0—0—
ns
Output enable to output in high Z(1, 3, 4)
tHZOE
—6—6—7—7—8
ns
Write disable to output in low Z(1,3, 4)
tLZWE
0—0—0—0—0—
ns
Write enable to output in high Z(1, 3, 4)
tHZWE
—6
6—
—7—7—9
ns
Write Cycle 3 Timing Diagram (UB, LB Controlled)
tAW
tAS
tWC
UB, LB
CE
WE
ADDRESSES
tWP
tCW
High Impedance
tDH
tDS
Data Stable
DOUT
DIN
tAH
tBW
tLZBE(1)
tLZCE(1)
tHZWE(1)
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