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参数资料
| 型号： | PIC12F1840-I/SN |
| 厂商： | Microchip Technology |
| 文件页数： | 86/122页 |
| 文件大小： | 0K |
| 描述： | MCU 7KB FLASH 256B RAM 8-SOIC |
| 产品培训模块： | 8-bit PIC® Microcontroller Portfolio |
| 标准包装： | 100 |
| 系列： | PIC® XLP™ 12F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 32MHz |
| 连通性： | I²C，LIN，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 5 |
| 程序存储器容量： | 7KB（4K x 14） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.3 V ~ 5.5 V |
| 数据转换器： | A/D 4x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 包装： | 管件 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页当前第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页
PIC12(L)F1840
DS41441B-page 66
Preliminary
2011 Microchip Technology Inc.
REGISTER 6-1:
CLKRCON: REFERENCE CLOCK CONTROL REGISTER
R/W-0/0
R/W-1/1
R/W-0/0
CLKREN
CLKROE
CLKRSLR
CLKRDC1
CLKRDC0
CLKRDIV2
CLKRDIV1
CLKRDIV0
bit 7
bit 0
Legend:
R = Readable bit
W = Writable bit
U = Unimplemented bit, read as ‘0’
u = Bit is unchanged
x = Bit is unknown
-n/n = Value at POR and BOR/Value at all other Resets
‘1’ = Bit is set
‘0’ = Bit is cleared
bit 7
CLKREN:
Reference Clock Module Enable bit
1
= Reference clock module is enabled
0
= Reference clock module is disabled
bit 6
CLKROE:
Reference Clock Output Enable bit(3)
1
= Reference clock output is enabled on CLKR pin
0
= Reference clock output disabled on CLKR pin
bit 5
CLKRSLR:
Reference Clock Slew Rate Control Limiting Enable bit
1
= Slew rate limiting is enabled
0
= Slew rate limiting is disabled
bit 4-3
CLKRDC<1:0>:
Reference Clock Duty Cycle bits
11
= Clock outputs duty cycle of 75%
10
= Clock outputs duty cycle of 50%
01
= Clock outputs duty cycle of 25%
00
= Clock outputs duty cycle of 0%
bit 2-0
CLKRDIV<2:0>
Reference Clock Divider bits
111
= Base clock value divided by 128
110
= Base clock value divided by 64
101
= Base clock value divided by 32
100
= Base clock value divided by 16
011
= Base clock value divided by 8
010
= Base clock value divided by 4
001
= Base clock value divided by 2(1)
000
= Base clock value(2)
Note 1:
In this mode, the 25% and 75% duty cycle accuracy will be dependent on the source clock duty cycle.
2:
In this mode, the duty cycle will always be equal to the source clock duty cycle, unless a duty cycle of 0%
is selected.
3:
To route CLKR to pin, CLKOUTEN of Configuration Word 1 = 1 is required. CLKOUTEN of Configuration
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