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参数资料
| 型号： | PIC16CE625T-20/SS |
| 厂商： | Microchip Technology |
| 文件页数： | 54/100页 |
| 文件大小： | 0K |
| 描述： | IC MCU OTP 2KX14 EE COMP 20SSOP |
| 产品培训模块： | Asynchronous Stimulus |
| 标准包装： | 1,600 |
| 系列： | PIC® 16C |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 外围设备： | 欠压检测/复位，POR，WDT |
| 输入/输出数： | 13 |
| 程序存储器容量： | 3.5KB（2K x 14） |
| 程序存储器类型： | OTP |
| EEPROM 大小： | 128 x 8 |
| RAM 容量： | 128 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 20-SSOP（0.209"，5.30mm 宽） |
| 包装： | 带卷 (TR) |
| 配用： | 309-1016-ND - ADAPTER 20-SSOP TO 18-DIP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页
1999 Microchip Technology Inc.
DS40182C-page 47
PIC16CE62X
9.0
VOLTAGE REFERENCE
MODULE
The Voltage Reference is a 16-tap resistor ladder
network that provides a selectable voltage reference.
The resistor ladder is segmented to provide two ranges
of VREF values and has a power-down function to
conserve power when the reference is not being used.
The VRCON register controls the operation of the
reference as shown in Register 9-1. The block diagram
is given in Figure 9-1.
9.1
Configuring the Voltage Reference
The Voltage Reference can output 16 distinct voltage
levels for each range.
The equations used to calculate the output of the
Voltage Reference are as follows:
if VRR = 1: VREF = (VR<3:0>/24) x VDD
if VRR = 0: VREF = (VDD x 1/4) + (VR<3:0>/32) x VDD
The setting time of the Voltage Reference must be
considered
when
changing
the
VREF
output
(Table 13-1). Example 9-1 shows an example of how to
configure the Voltage Reference for an output voltage
of 1.25V with VDD = 5.0V.
REGISTER 9-1:
VRCON REGISTER (ADDRESS 9Fh)
FIGURE 9-1:
VOLTAGE REFERENCE BLOCK DIAGRAM
R/W-0
U-0
R/W-0
VREN
VROE
VRR
—VR3
VR2
VR1
VR0
R
= Readable bit
W = Writable bit
U
= Unimplemented bit,
read as ‘0’
- n = Value at POR reset
bit7
bit0
bit 7:
VREN: VREF Enable
1
= VREF circuit powered on
0
= VREF circuit powered down, no IDD drain
bit 6:
VROE: VREF Output Enable
1
= VREF is output on RA2 pin
0
= VREF is disconnected from RA2 pin
bit 5:
VRR: VREF Range selection
1
= Low Range
0
= High Range
bit 4:
Unimplemented: Read as ’0’
bit 3-0: VR<3:0>: VREF value selection 0
≤ VR [3:0] ≤ 15
when VRR = 1: VREF = (VR<3:0>/ 24) * VDD
when VRR = 0: VREF = 1/4 * VDD + (VR<3:0>/ 32) * VDD
Note:
R is defined in Table 13-2.
VRR
8R
VR3
VR0
(From VRCON<3:0>)
16-1 Analog Mux
8R
R
VREN
VREF
16 Stages
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