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参数资料
| 型号： | PIC16F1508T-I/SO |
| 厂商： | Microchip Technology |
| 文件页数： | 76/123页 |
| 文件大小： | 0K |
| 描述： | IC MCU 8BIT 7KB FLASH 20-SOIC |
| 标准包装： | 1,600 |
| 系列： | PIC® XLP™ 16F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | I²C，LIN，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 17 |
| 程序存储器容量： | 7KB（4K x 14） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.3 V ~ 5.5 V |
| 数据转换器： | A/D 12x10b，D/A 1x5b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 20-SOIC（0.295"，7.50mm 宽） |
| 包装： | 带卷 (TR) |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页当前第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页
Micrel, Inc.
KSZ8873MLLJ
September 2011
56
M9999-091911-1.8
Register 17 (0x11): Port 1 Control 1
Register 33 (0x21): Port 2 Control 1
Register 49 (0x31): Port 3 Control 1
Bit
Name
R/W
Description
Default
7
Sniffer Port
R/W
=1, Port is designated as sniffer port and will transmit packets that are
monitored.
=0, Port is a normal port
0
6
Receive
Sniff
R/W
=1, All packets received on the port will be marked as “monitored
packets” and forwarded to the designated “sniffer port”
=0, No receive monitoring
0
5
Transmit
Sniff
R/W
=1, All packets transmitted on the port will be marked as “monitored
packets” and forwarded to the designated “sniffer port”
=0, No transmit monitoring
0
4
Double Tag
R/W
=1, All packets will be tagged with port default tag of ingress port
regardless of the original packets are tagged or not
=0, Do not double tagged on all packets
0
3
User Priority
Ceiling
R/W
=1, If the packet’s “user priority field” is greater than the “user priority
field” in the port default tag register, replace the packet’s “user priority
field” with the “user priority field” in the port default tag register.
=0, Do not compare and replace the packet’s ‘user priority field”
0
2-0
Port VLAN
membership
R/W
Define the port’s egress port VLAN membership. The port can only
communicate within the membership. Bit 2 stands for port 3, bit 1 stands
for port 2, bit 0 stands for port 1.
An ‘1’ includes a port in the membership.
An ‘0’ excludes a port from membership.
111
Register 18 (0x12): Port 1 Control 2
Register 34 (0x22): Port 2 Control 2
Register 50 (0x32): Port 3 Control 2
Bit
Name
R/W
Description
Default
7
Enable 2
Queue Split
of Tx Queue
R/W
=1, Enable
It cannot be enable at the same time with split 4 queue at register 16,32
and 48 bit 0.
=0, Disable
0
6
Ingress
VLAN
Filtering
R/W
=1,Tthe switch will discard packets whose VID port membership in
VLAN table bits [18:16] does not include the ingress port.
=0, No ingress VLAN filtering.
0
5
Discard non
PVID
Packets
R/W
=1, The switch will discard packets whose VID does not match ingress
port default VID.
=0, No packets will be discarded
0
4
Force Flow
Control
R/W
=1, Will always enable full duplex flow control on the port, regardless of
AN result.
=0, Full duplex flow control is enabled based on AN result.
Pin value during reset:
For port 1, P1FFC pin
For port 2, SMRXD30
pin
For port 3, this bit has
no meaning. Flow
control is set by Reg. 6
bit 5.
3
Back
Pressure
R/W
=1, Enable port’s half duplex back pressure
0
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PDF描述 |
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参数描述 |
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