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参数资料
| 型号： | PIC16F1825-E/SL |
| 厂商： | Microchip Technology |
| 文件页数： | 16/208页 |
| 文件大小： | 0K |
| 描述： | MCU PIC 14K FLASH 1K RAM 14SOIC |
| 产品培训模块： | 8-bit PIC® Microcontroller Portfolio |
| 特色产品： | Extreme Low Power (XLP) Microcontrollers |
| 标准包装： | 57 |
| 系列： | PIC® XLP™ mTouch™ 16F |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 32MHz |
| 连通性： | I²C，LIN，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 11 |
| 程序存储器容量： | 14KB（8K x 14） |
| 程序存储器类型： | 闪存 |
| EEPROM 大小： | 256 x 8 |
| RAM 容量： | 1K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 1.8 V ~ 5.5 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 14-SOIC（0.154"，3.90mm 宽） |
| 包装： | 管件 |
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137
ATmega8515(L)
2512K–AVR–01/10
AVR USART vs. AVR UART –
Compatibility
The USART is fully compatible with the AVR UART regarding:
Bit locations inside all USART Registers
Baud Rate Generation
Transmitter Operation
Transmit Buffer Functionality
Receiver Operation
However, the receive buffering has two improvements that will affect the compatibility in
some special cases:
A second Buffer Register has been added. The two Buffer Registers operate as a
circular FIFO buffer. Therefore the UDR must only be read once for each incoming
data. More important is the fact that the Error Flags (FE and DOR) and the ninth
data bit (RXB8) are buffered with the data in the receive buffer. Therefore the status
bits must always be read before the UDR Register is read. Otherwise the error
status will be lost since the buffer state is lost.
The Receiver Shift Register can now act as a third buffer level. This is done by
allowing the received data to remain in the serial Shift Register (see Figure 64) if the
Buffer Registers are full, until a new start bit is detected. The USART is therefore
more resistant to Data OverRun (DOR) error conditions.
The following control bits have changed name, but have same functionality and register
location:
CHR9 is changed to UCSZ2
OR is changed to DOR
Clock Generation
The clock generation logic generates the base clock for the Transmitter and Receiver.
The USART supports four modes of clock operation: Normal asynchronous, Double
Speed asynchronous, Master synchronous and Slave synchronous mode. The UMSEL
bit in USART Control and Status Register C (UCSRC) selects between asynchronous
and synchronous operation. Double Speed (asynchronous mode only) is controlled by
the U2X found in the UCSRA Register. When using Synchronous mode (UMSEL = 1),
the Data Direction Register for the XCK pin (DDR_XCK) controls whether the clock
source is internal (Master mode) or external (Slave mode). The XCK pin is only active
when using Synchronous mode.
Figure 65 shows a block diagram of the clock generation logic.
Figure 65. Clock Generation Logic, Block Diagram
Prescaling
Down-counter
/2
UBRR
/4
/2
fosc
UBRR+1
Sync
Register
OSC
XCK
Pin
txclk
U2X
UMSEL
DDR_XCK
0
1
0
1
xcki
xcko
DDR_XCK
rxclk
0
1
0
Edge
Detector
UCPOL
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