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参数资料
型号： PIC16F1829-E/SS
厂商： Microchip Technology
文件页数： 202/208页
文件大小： 0K
描述： MCU PIC 14K FLASH 1K RAM 20SSOP
标准包装： 67
系列： PIC® XLP™ mTouch™ 16F
核心处理器： PIC
芯体尺寸： 8-位
速度： 32MHz
连通性： I²C，LIN，SPI，UART/USART
外围设备： 欠压检测/复位，POR，PWM，WDT
输入/输出数： 17
程序存储器容量： 14KB（8K x 14）
程序存储器类型： 闪存
EEPROM 大小： 256 x 8
RAM 容量： 1K x 8
电压 - 电源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
数据转换器： A/D 12x10b
振荡器型： 内部
工作温度： -40°C ~ 125°C
封装/外壳： 20-SSOP（0.209"，5.30mm 宽）
包装： 管件
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2010-2012 Microchip Technology Inc.
DS41440C-page 73
PIC16(L)F1825/1829
6.0
REFERENCE CLOCK MODULE
The Reference Clock module provides the ability to
send a divided clock to the clock output pin of the
device (CLKR) and provide a secondary internal clock
source to the modulator module. This module is avail-
able in all oscillator configurations and allows the user
to select a greater range of clock submultiples to drive
external devices in the application. The Reference
Clock module includes the following features:
System clock is the source
Available in all oscillator configurations
Programmable clock divider
Output enable to a port pin
Selectable duty cycle
Slew rate control
The Reference Clock module is controlled by the
CLKRCON register (Register 6-1) and is enabled when
setting the CLKREN bit. To output the divided clock
signal to the CLKR port pin, the CLKROE bit must be
set. The CLKRDIV<2:0> bits enable the selection of
eight
different
clock
divider
options.
The
CLKRDC<1:0> bits can be used to modify the duty
cycle of the output clock(1). The CLKRSLR bit controls
slew rate limiting.
For information on using the reference clock output
with the modulator module, see Section 23.0 “Data
Signal Modulator”.
6.1
Slew Rate
The slew rate limitation on the output port pin can be
disabled. The slew rate limitation can be removed by
clearing the CLKRSLR bit in the CLKRCON register.
6.2
Effects of a Reset
Upon any device Reset, the Reference Clock module is
disabled. The user’s firmware is responsible for
initializing the module before enabling the output. The
registers are reset to their default values.
6.3
Conflicts with the CLKR Pin
There are two cases when the reference clock output
signal cannot be output to the CLKR pin, if:
LP, XT or HS Oscillator mode is selected.
CLKOUT function is enabled.
Even if either of these cases are true, the module can
still be enabled and the reference clock signal may be
used in conjunction with the modulator module.
6.3.1
OSCILLATOR MODES
If LP, XT or HS oscillator modes are selected, the
OSC2/CLKR pin must be used as an oscillator input pin
and the CLKR output cannot be enabled. See
Section 5.2 “Clock Source Types” for more
information on different oscillator modes.
6.3.2
CLKOUT FUNCTION
The CLKOUT function has a higher priority than the
Reference Clock module. Therefore, if the CLKOUT
function is enabled by the CLKOUTEN bit in Configura-
tion Word 1, FOSC/4 will always be output on the port
pin. Reference Section 4.0 “Device Configuration”
for more information.
6.4
Operation During Sleep
As the Reference Clock module relies on the system
clock as its source, and the system clock is disabled in
Sleep, the module does not function in Sleep, even if
an external clock source or the Timer1 clock source is
configured as the system clock. The module outputs
will remain in their current state until the device exits
Sleep.
Note 1: If the base clock rate is selected without
a divider, the output clock will always
have a duty cycle equal to that of the
source clock, unless a 0% duty cycle is
selected. If the clock divider is set to base
clock/2, then 25% and 75% duty cycle
accuracy will be dependent upon the
source clock.
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