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参数资料
| 型号： | PIC18C858T-E/L |
| 厂商： | Microchip Technology |
| 文件页数： | 188/246页 |
| 文件大小： | 0K |
| 描述： | IC MCU OTP 16KX16 CAN 84PLCC |
| 标准包装： | 300 |
| 系列： | PIC® 18C |
| 核心处理器： | PIC |
| 芯体尺寸： | 8-位 |
| 速度： | 40MHz |
| 连通性： | CAN，I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，LVD，POR，PWM，WDT |
| 输入/输出数： | 68 |
| 程序存储器容量： | 32KB（16K x 16） |
| 程序存储器类型： | OTP |
| RAM 容量： | 1.5K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 4.2 V ~ 5.5 V |
| 数据转换器： | A/D 16x10b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 包装： | 带卷 (TR) |
| 配用： | AC164310-ND - MODULE SKT FOR PM3 84PLCC DVA18XL840-ND - ADAPTER DEVICE ICE 84PLCC AC174012-ND - MODULE SKT PROMATEII 84PLCC |
| 其它名称： | PIC18C858TE/L |
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PIC18CXX8
DS30475A-page 46
Advanced Information
2000 Microchip Technology Inc.
4.6
Instruction Flow/Pipelining
An “Instruction Cycle” consists of four Q cycles (Q1,
Q2, Q3 and Q4). The instruction fetch and execute are
pipelined such that fetch takes one instruction cycle
while decode and execute takes another instruction
cycle. However, due to the pipelining, each instruction
effectively executes in one cycle. If an instruction
causes the program counter to change (e.g., GOTO),
two cycles are required to complete the instruction
A fetch cycle begins with the program counter (PC)
incrementing in Q1.
In the execution cycle, the fetched instruction is latched
into the “Instruction Register” (IR) in cycle Q1. This
instruction is then decoded and executed during the
Q2, Q3, and Q4 cycles. Data memory is read during Q2
(operand read) and written during Q4 (destination
write).
4.7
Instructions in Program Memory
The program memory is addressed in bytes. Instruc-
tions are stored as two bytes or four bytes in program
memory. The Least Significant Byte of an instruction
word is always stored in a program memory location
with an even address (LSB = ’0’). Figure 4-1 shows an
example of how instruction words are stored in the pro-
gram memory. To maintain alignment with instruction
boundaries, the PC increments in steps of 2 and the
LSB will always read ’0’ (See Section 4.4).
The CALL and GOTO instructions have an absolute pro-
gram memory address embedded into the instruction.
Since instructions are always stored on word bound-
aries, the data contained in the instruction is a word
address. The word address is written to PC<20:1>,
which accesses the desired byte address in program
memory. Instruction #2 in Figure 4-1 shows how the
instruction “GOTO 000006h” is encoded in the program
memory. Program branch instructions that encode a rel-
ative address offset operate in the same manner. The
offset value stored in a branch instruction represents the
number of single word instructions by which the PC will
be offset. Section 23.0 provides further details of the
instruction set.
EXAMPLE 4-2:
INSTRUCTION PIPELINE FLOW
TABLE 4-1:
INSTRUCTIONS IN PROGRAM MEMORY
All instructions are single cycle, except for any program branches. These take two cycles since the fetch
instruction is “flushed” from the pipeline while the new instruction is being fetched and then executed.
TCY0TCY1TCY2TCY3TCY4TCY5
1. MOVLW 55h
Fetch 1
Execute 1
2. MOVWF PORTB
Fetch 2
Execute 2
3. BRA SUB_1
Fetch 3
Execute 3
4. BSF
PORTA, BIT3 (Forced NOP)
Fetch 4
Flush
5. Instruction @ address SUB_1
Fetch SUB_1 Execute SUB_1
Instruction
Opcode
Memory
Address
—
000007h
MOVLW 055h
0E55h
55h
000008h
0Eh
000009h
GOTO 000006h
EF03h, F000h
03h
00000Ah
EFh
00000Bh
00h
00000Ch
F0h
00000Dh
MOVFF 123h, 456h
C123h, F456h
23h
00000Eh
C1h
00000Fh
56h
000010h
F4h
000011h
—
000012h
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